一种适合于高速、高精度ADC的采样/保持电路

摘　要：采用非复位结构，在SMIC 0.18μm CMOS 工艺下，设计并实现了一种采样/保持电路，其性能满足10位精度、100 MS/s 转换速率的ADC 的要求。 电路在0～125 ℃，三种工艺角下仿真，其性能均满足要求； T/H 电路的核心—OTA ，经流片并测试，结果表明其功能正确，功耗与仿真值一致。

关键词：采样/保持电路； 运算跨导放大器； 高速、高精度模数转换器

引言

采样/保持电路(T/H) 是模数转换器(ADC) 的一个重要模块，它的性能必须与ADC 的性能相匹配。 衡量T/H 电路性能的两个主要指标是建立时间和精度，其中建立时间是指输出信号建立到最终值一定范围内(如0.1 %的精度) 所需要的时间。

T/H 电路一般是以运算跨导放大器(OTA) 为核心，OTA 消耗了T/H 电路大部分的功耗，同时也是影响建立时间的主要因素。 传统的T/H 电路采用复位结构，在一个时钟内只有一个建立过程。 如果能够增加建立过程的次数，那么可以成倍增大T/H 允许的建立时间，从而降低对OTA 性能的要求，减小OTA 和T/H 的功耗。

本文采用非复位的T/H 电路结构，这种结构在一个时钟内有两个建立过程，更适合于高速、高精度、低功耗的ADC。 非复位的T/H 电路由电容、开关和OTA 组成。 通过对这三部分(尤其是OTA) ，分别设计和优化，实现了一种可以满足10 位精度、100 MS/s 转换速率ADC 的T/H 电路。

图1 　非复位的采样/保持电路

非复位的T/H 电路

图1 为非复位的T/H 电路，其中Φ1 和Φ2 为控制开关的两相非重叠时钟； C1 和C2 为采样电容； C3 ，C4 ，C5 和C6为保持电容，它们的值相等，但不一定等于C1 (C2) ； V _inp 和V _inn为差模输入信号； V _outp和V _outn为差模输出信号； V _com为共模电压。

在Φ1 时钟，C1 (C2) 对输入信号进行采样； C3 (C4) 保持上一次的采样结果；在Φ2 时钟，C1 (C2) 上的信号分别转移到C3 (C4) ，而C5 (C6) 则对C3 (C4) 上的原有电荷进行抵消，保证C3 (C4) 上的电压等于C1 (C2) 上的电压。 从这整个过程可以看出，在每一个周期，T/H 电路都有两个建立过程，并输出信号。 对于10 位精度，100 MS/s 转换速率的ADC 而言，非复位T/H 电路只要在9 ns (考虑到1 ns 的非重叠时间) 内建立到最终值的0。 05 % ，就可以满足要求。

非复位T/H 电路的分析与设计

由图1 可见，非复位的T/H 电路由电容、开关和OTA 组成，其核心是OTA。 这三部分都将影响T/H电路的整体性能。 为了满足高速、高精度ADC 的要求，需要对这三部分，尤其是OTA 进行分析和优化。

电容
在非复位T/H 电路中，包括两种类型的电容:采样电容C1 (C2) 及保持电容C3 (C4) ，C5 (C6) 。 C1(C2) 的大小主要决定于等效热噪声和匹配精度，而C3 (C4) 和C5 (C6) 仅取决于匹配精度。

从等效热噪声电压的角度，电容的容值应该大于0.2 p F。 为了使ADC 达到10 位的精度，电容的匹配精度也必须满足ΔC/C<1/2¹⁰ ，参考SMIC 的工艺失配文件，满足此要求的最小电容为0.4 p F。

从匹配和噪声的角度，只是提出了最小的电容值。 增大采样电容，可以提高采样的精度，降低热噪声的影响，但同时也增大了同级和前级的负载，使建立时间增大。 由于T/H 电路位于ADC 的第一级，它决定了ADC 可以实现的最大性能；同时，T/H 电路由片外驱动，片外的驱动能力较大；本文所采用的OTA 也具有较大的驱动能力，所以采样电容取值较大，C1 (C2) 为1 pF；而保持电容C3 (C4) ，C5 (C6) 为0.5 pF。

开关的优化
开关的导通电阻会影响T/H 电路的建立时间；非线性导通电阻和寄生电容会引入非线性误差和相移，所以需要对开关进行优化。

在不同的时钟，串连电阻对建立时间的影响程度是不同的。 在Φ2 时钟，当电阻达到10 kΩ 才可能影响建立时间。 而在Φ1 时钟，当电阻和采样电容组成的RC 常数小于OTA 次极点的5 倍时，电阻对建立时间的影响可以忽略。 通过将OTA 的次极点优化到5.1 GHz ，并结合1 pF 的采样电容，所以在Φ1 时钟可允许的最大的串连电阻是1020Ω。 由于每个输入端各串连了两个开关，所以允许每个开关的导通电阻最大为510 Ω。

采用CMOS 开关，并通过扫描，选择一个最佳的NMOS 和PMOS 宽度的比值，可以使导通电阻在工作范围内尽可能一致。 图2 (a) 是CMOS 导通电阻的测试电路，其中V 1 是加在CMOS 上的电压，V in是共模电压，通过对V in扫描，可以得到相应的导通电阻。 图2 (b) 是在长度不变(L _P = L _N = 0.18μm) ，不同宽度比(W _P/W _N) 时，导通电阻和输入电压之间的关系曲线。 从图中可见，当宽度比是4/1 时，导通电阻R_on在整个工作范围(0.6～1.2 V) 内变化最小，线性度最好。

图2 　CMOS 开关宽度比的优化

　　开关导通电阻的非线性会在T/H 电路中引入谐波失真(THD) 和相移(φ) 。 图3 (a) 是THD 和相移的测试电路。 其中V ac为交流信号，保持L _P= L _N = 0.18μm 和W _P/W _N = 4 不变，当W_N 在1～10μm 变化时，对V0 做THD 和相移分析。 由图3 (b) 所示，当W_N ≥5μm 后，THD 和相移可以满足要求。 此时若进一步增大W_N ，THD 和相移的变化量有限，但会使沟道电荷注入和时钟馈通误差增大，此外，W_N 增大也会增加时钟电路的负载，这些因素都将引入额外的非线性误差。 对各种因素折衷后，NMOS 的宽长比定为5μm/0.18μm ，PMOS定为20μm/0.18μm ，开关的导通电阻小于280Ω(图2) ，满足建立时间的要求。

图3 　THD 和相移随NMOS 宽度的变化

OTA 的设计
OTA 是T/H 电路的核心，它决定了T/H 电路的建立时间和精度。 从T/H 电路的性能，可以推算OTA 希望获得的指标见表1。
表1 OAT的性能指标


OTA 结构的选取
由于采用0.18μm 的工艺，其电源电压为1.8 V ，如果采用普通的折叠级联OTA ，则OTA 的放大倍数只有50～60 dB。 文中选择增益自举的OTA ，因为此种OTA 的增益可以提高到90 dB 以上，且其单位增益带宽在增加增益自举前后变化不大(表达式均为:ω_unity = g_m/C_L ，g_m 为输入管的跨导，C_L 为负载电容)。 图4 为增益自举的折叠级联OTA (不包括偏置和开关型共模反馈)，主电路是一个折叠级联的OTA ，由M1～M11 组成；4 个增益自举电路(A _N 和A _P ，虚线框内) 由Mr1～Mr16 组成。 V _ctrl为共模控制电压，由共模反馈电路提供。 V _b1 ，V _b2 ，V _b3 ，V _b4为偏置电压，由偏置电路提供。

图4 　增益自举的折叠级联OTA

　本文在设计过程中还做了以下优化，目的是为了改善OTA 的性能。

图5 　简化了的主电路

主电路次极点的优化
主电路的次极点位于M5 的源极B 点，为保证OTA 有足够的相位裕度，及提高T/H 电路中开关导通电阻的取值范围，应该将次极点设计得足够大。 次极点的表达式为:

(1) 式中g_m5为M5 管的跨导，C_B 为在B 点的所有MOS 管寄生电容之和。 简化了的主电路如图5 所示，用于对M5 管的W/L (宽度/长度) 进行优化。

(2) 式中C_dd3 和C_dd1 分别为M3 及M1 在B 点的寄生电容。 由于g_m5 正比于正比于W5 ，设，代入(2)式，得

当ω_p2对W₅ 的导数为零时，ω_p2最大。 对(3) 式求导，令，得

当满足(4) 式时，可以实现次极点最大。通过以上的优化，经仿真验证，主电路的次极点为5.1 GHz ，已经可以满足高性能OTA 的要求。

V _dsat和V _ds的优化
V _dsat是MOS 管的饱和电压，V _ds是源漏电压。 由于OTA 工作电压仅1.8 V ，所以必须通过优化这两个参数来改善OTA 的输出摆幅，同时让OTA 在各个工艺角的仿真结果相近。

OTA 的输出摆幅可以表示为:1.8 - 4 V ds ，V _ds越小，摆幅越大；但V _ds必须比V _dsat大，否则MOS 管进入线性区，电导增大，OTA 的直流增益降低； V _ds与V _dsat的差值要足够大，确保在不同的工艺角，OTA 都能有一定直流增益。 也可以通过减小V _dsat来提高输出摆幅，但V _dsat不能太小，否则MOS 管进入亚阈值区；同时V _dsat太小，短沟道效应更加明显，这些都将影响OTA 的整体性能。

折中考虑，M3 (M9) 的V _dsat取0.2 V ，V ds取0.35 V ，M5 (M7) 的V _dsat取0.15 V ，V _ds取0.25 V ，这样输出摆幅为0.8 V ，可以满足ADC 0.6 V 摆幅的要求。

图6 　偏置电路

偏置电路的设计
图6 是OTA 的偏置电路。 传统接法中，Mb1 ，Mb2 的栅极分别与其漏极短接，而图6 做了一些改进，Mb1 栅极与Mb2 漏端短接，Mb2 栅极与Vb2 相连。 这种接法使其他支路与输入支路(由Mb1 和Mb2 组成) 更加对称，从而提高电流的一致性；这种接法也使级联的Mb1 ，Mb2 上的压降较小，从而提高Mb2 管漏极的电压(从0.45 V 提高到1.2 V) ，方便外接电流源的设计和选择。

为保证偏置电路可靠工作，图6 中增加了由Mb23 ，Mb24 ，Mb25 ，Mb26 组成的启动电路。上电初始，Mb25 ，Mb26 管分别将V b2 和V b1下拉到低电平，Mb2 管导通，偏置电路工作。 电路工作正常后，Mb25 ，Mb26 关断，启动电路关闭。

仿真及部分测试结果

OTA 的仿真及部分测试结果
表2 为OTA 在SMIC 0.18μm CMOS 工艺下的仿真值(负载电容为2.7 p F) ，从该表可以看出，OTA的性能满足要求，且在不同的工艺角，仿真结果变化不大。

图7 　OTA 的版图

表2 　OTA的仿真结果


图7 为OTA 的版图，面积为98μm ×125μm(包括主电路、增益自举、偏置和开关型共模反馈电路) 。 该OTA 作为一个核心模块，用于一个10 位50MHz 流水线结构ADC 中(共使用了9 个本文设计的OTA ，且OTA 消耗ADC大部分的功耗) ，并流片测试。 该ADC 的测试结果表明，其性能与仿真值相近，功耗与仿真值一致，据此，可以推断出，作为ADC 核心的OTA ，它的功能正确，功耗与仿真值(3.2 ×1.8 mW) 一致。

表3 　T/H电路的仿真结果

以上结果表明，T/H 的核心电路———OTA 的设计是成功的。

T/H电路的仿真结果
表3 为T/H 电路在带1 pF 负载，建立到最终值0.05 %时所需要的时间t s。 这里列出的时间是最坏情况下的仿真值。 从该表可以看出，T/H 电路的性能满足要求，且在不同的工艺角，仿真结果变化不大。

　　本文分析并设计一种非复位的T/H 电路，并对其中的电容、开关以及OTA 进行优化。 测试结果表明，OTA 功能正确，功耗与仿真值一致；仿真结果也证明，T/H 电路的性能满足10 位精度，100 MS/s 转换速率的ADC 的要求。