AccelDSP™ 综合工具是基于高级 MATLAB 语言的工具，用于设计针对 Xilinx FPGA 的DSP 块。工具可自动地进行浮点-定点转换，生成可综合的 VHDL 或 Verilog，并创建用于验证的测试平台。您还可以生成定点 C++ 模型或由 MATLAB® 算法得到 System Generator 块。AccelDSP 综合工具是Xilinx XtremeDSP™ 解决方案的关键组成，集成了先进的 FPGA、设计工具、IP 核、合作伙伴以及设计与教育培训服务等。
器件系列技术支持
Spartan™-3A DSP
Spartan-3AN
Spartan-3A
Spartan-3
Spartan-IIE
Spartan-II
Virtex™-5 SXT
Virtex-5
Virtex-4
Virtex-II Pro
Virtex-II
Virtex / E / EM
系统要求
Windows XP
软件要求
MathWorks 公司的 MATLAB R2006a 或 R2006b
工具兼容性
Xilinx System Generator 9.1.01
Xilinx ISE™ 9.1 03i
Xilinx I-Sim 9.1 03i
Aldec Riviera 2006.06
Mentor Graphics ModelSim 6.1f
Mentor Graphics 精密 RTL 综合 2005a.56
Mentor Graphics LeonardoSpectrum 2005a.76
Synplicity Synplify Pro 8.6.2（要求从 Synplicity 公司获得 AccelDSP 综合工具集成优化的浮动许可）
Microsoft Internet Explorer 6.0 或更高版本
关键特性
DSP 建模 – 带有面向 Xilinx FPGA 的 MATLAB 高级 DSP 算法的设计、层次化探测与调试，可缩短设计周期，并削减设计成本。
IP-浏览器技术 - 算法级硬件架构的启发性驱动选择生成系统优化的设计。
自动浮点到定点转换 – 浮点到定点转换的自动字宽选择与传送。
可综合 VHDL 或 Verilog 的自动代码生成 – 定点设计后生成的位精度代码可满足系统规范。
位精度验证 –面向自动验证的 RTL 、布局与布线后模型比较。
C++ 仿真模型生成 - 与标准定点 MATLAB 相比，仿真速度提高了 1000 倍。
System Generator 集成 – 生成的块可输出到大型系统内的 System Generator 中。
第三方集成 – 访问和集成第三方仿真与综合工具，为不熟悉 RTL 仿真与综合工具的算法设计人员简化了设计流程。