传统上，人们总是期望新一代FPGA具有更好的特性和性能。然而，设计工程师必须将这些新特性和高性能集成在与上一代产品相同、甚至更小尺寸的芯片上，并要保持芯片功耗不变。此外，某些应用还必须要满足一些特殊的功耗要求。结果，功耗在设计工程师的FPGA选择标准中扮演了越来越重要的角色。
为了能够以最低的功耗来实现65nm工艺节点的低成本和高性能特性，Altera结合硅工艺优化和Quartus II PowerPlay功耗分析及优化技术，生产了功耗非常低的65nm低成本 FPGA——Cyclone III。
降低功耗的优势
实现低功耗目标不但能使器件保持良好的工作状态，对整个系统都有积极的影响。
降低FPGA功耗对系统设计有立竿见影的好处。供电要求的降低表示可以采用更少的元件实现成本更低的电源供电系统，从而减少了PCB面积。高性能电源系统的实施成本一般为0.50美元/瓦~1.00美元/瓦。因此，降低FPGA的功耗会直接降低整个系统的成本。使用较小的风扇甚至不用风扇还能降低EMI。
与功耗直接相关的是散热问题，较低的工作功耗可以实现简单而又低廉的热管理，一般可以不使用热沉或使用较小的热沉。在高密度、高性能的设计中，可以采用无源热沉来替代成本较高、可靠性较差的有源器件，也同时降低了系统对气流散热的要求。
低功耗工作意味着较少的元件和较低的器件温度，从而对系统可靠性有积极的影响。器件工作温度每降低10℃会使元件使用寿命延长一倍。对于FPGA而言，低功耗的优点在于提高了整个系统的性能和质量，降低了系统成本。
65nm的功耗挑战
芯片功耗分为静态功耗和动态功耗。随着半导体工艺的进步以及系统速率的提高，每节点的内核电压下降，因此动态功耗的增加比较容易管理。再加上更小的寄生电容(与较小的晶体管相关)以及逻辑门之间更短、更少的容性互连线，使得动态功耗的增长速度降低。然而，由于晶体管漏电流的增加，静态功耗呈指数增加。在65nm节点，静态功耗会超过动态功耗。
静态功耗的挑战
半导体物理中众所周知的规律是漏电流随晶体管长度的缩短而增大。较短的物理连接使电流更容易泄漏。源-漏泄漏电流和栅极漏电流分别与沟道长度和栅氧厚度成反比。
源-漏泄漏电流
源-漏泄漏电流也称为亚阈值电流(ISUB)，是泄漏的主要原因。即使晶体管栅极已经关断，电流仍然会从晶体管的源极流向漏极。由于晶体管尺寸更小，很难防止这种电流的出现，因此，在其它所有参数相等的情况下， 65nm晶体管要比尺寸较大的晶体管有更大的源-漏泄漏电流。而且，源-漏泄漏电流随温度的增加呈指数增长。例如，结温(TJ)从25℃上升到85℃时，源-漏泄漏电流会增大5倍。
另外一个问题是栅氧厚度。较薄的氧化层使晶体管能够更迅速地开关，但是也增加了漏电流。晶体管的阈值电压也会影响漏电流的大小。阈值电压(VT)是沟道开始传导栅极和源极之间电流的电压值。较小的高速晶体管需要较低的阈值电压(受掺杂和氧化层厚度的影响)，通过栅控制来保持晶体管打开和关断的速率，但由于晶体管沟道不能彻底关断，因此这也会增加漏电流。
栅极泄漏电流
从栅极到衬底的漏电流虽然没有亚阈值电流那么关键，但也非常重要。栅极漏电流随着晶体管栅氧厚度在65nm工艺节点的降低而增大。与源-漏泄漏电流不同，栅极漏电流受温度的影响不大。
动态功耗的挑战
动态功耗是器件信号触发和电容负载充/放电导致的额外功耗，影响动态功耗的主要因素是充电电容、供电电压以及时钟频率。动态功耗受益于小工艺节点上电容和电压的减小，按照摩尔定律降低。其挑战在于随着工艺的进步以及最大时钟频率的增加，芯片中集成了更多的电路。尽管随着工艺的发展，相同电路的功耗在降低，但FPGA电容一直在成倍增加，最大时钟频率也在增加。
解决Cyclone III FPGA 65nm功耗挑战
Altera采用了三重措施来解决65nm的功耗挑战：使用TSMC的65nm低功耗(LP)工艺、硅工艺优化以及PowerPlay功耗分析和优化技术。
TSMC 65nm低功耗工艺
自0.13mm之后的每一工艺节点，TSMC都采用了特殊的系列技术来优化低功耗应用。TSMC的65nm LP系列技术面向DVR、手机以及PMP等便携式和消费类市场应用。为了实现最低的静态功耗和动态功耗，LP工艺使用多阈值电压、多I/O电压晶体管和可变栅长晶体管等技术针对性能和漏电流进行精细调整。和TSMC的通用(G)器件相比，LP器件使用较厚的栅氧层，仅仅牺牲部分性能，使待机电流呈指数下降。此外，TSMC提供针对低功耗进行了优化的库、IP和设计参考流程，将工艺和设计技术紧密结合在一起。
硅工艺优化
在半导体行业中，一直通过加大对设备、工艺技术、设计工具和电路设计方法的投入来解决工艺发展带来的挑战。小工艺尺寸导致晶体管漏电流增大，使得功耗增加成为整个行业面临的难题。在65nm及之前的工艺节点中广泛使用的技术能够保持或提高芯片性能，同时管理由晶体管漏电流导致的功耗问题。Altera使用新的技术，提供了高性能的FPGA(见表1)。
全铜布线
在150nm工艺节点开始采用全铜金属进行片内布线，在所有130nm、90nm和65nm产品中都采用了全铜布线。铜替代铝之后，减小了电气损耗和功率损耗，从而提升了性能。
低k绝缘材料
绝缘材料实现了金属层之间的隔离，并支持多布线层。采用低k绝缘材料后，降低了布线层之间的电容，显著提高了性能，降低了功耗。
多阈值晶体管
晶体管的阈值电压会影响晶体管的性能和泄漏功耗。因此需对性能要求较高的高速晶体管采用低阈值电压，对性能要求不高的慢速低泄漏晶体管采用高阈值电压。90nm和65nm Stratix系列器件以及65nm Cyclone III器件均采用了多阈值晶体管。
可变栅长晶体管
晶体管的栅长会影响其速率和亚阈值漏电流。当晶体管的长度接近65nm工艺的最小栅长时，亚阈值漏电流会显著增加。在性能要求不高的电路中使用较长的栅级以降低漏电流；对于性能非常关键的电路，使用长度较短的栅级来提高性能。在90nm和65nm Stratix系列器件中首次采用可变栅长晶体管来降低功耗之后，在65nm Cyclone III器件中继续采用了该技术。
PowerPlay功耗分析和优化技术
Quartus II综合及布局布线引擎能够预测功耗。PowerPlay技术对用户透明，可通过简单的编译设置来实现。设计工程师将时序约束简单地设置为设计输入过程的一部分，对设计进行综合以满足性能要求。Altera和第三方工具为每个逻辑自动选择需要的性能，并通过预测布局布线和时钟的功耗来降低功耗。Quartus II软件的自动功耗优化功能对设计人员而言都是透明的，而且还提供Cyclone III FPGA体系结构详细的优化措施以降低功耗，这些措施包括：
?分析和综合优化
*主要功能模块变换，映射用户RAM，从而降低其功耗；
* 重新规划逻辑以降低动态功耗，正确选择逻辑输入，降低高频触发网络的电容；
?适配器优化
*降低核心逻辑的面积和连线要求，以降低布线的动态功耗；
* 修改布局以降低时钟功耗；
* 在对时序不重要的数据信号进行布线时，降低速率以降低功耗。
最终设计以最低的功耗满足了设计工程师的需求。然后用户可以选择最小努力或最大努力优化方法。选择最大努力能够最大程度地降低功耗，代价是编译时间较长，结果随设计和所选择的努力级别而变化。这一特性的目的是不需要用户干涉即可降低功耗，同时对设计性能的影响最小。
功耗/性能优势
Cyclone III系列中降低功耗的三重措施大大降低了这些器件的功耗和漏电流。尽管业界关心的65nm器件较大的漏电流问题是用户必须考虑的，它导致了过大的静态功耗，但Cyclone III FPGA的静态功耗与90nm Cyclone II FPGA和其它65nm FPGA相比得到了大幅降低。通过积极创新的低功耗技术，Cyclone III FPGA的动态功耗也低于90nm Cyclone II FPGA以及其它65nm FPGA的动态功耗，同时其性能有进一步提高。
上述技术不但降低了器件功耗，而且延续了其性能优势。所有Cyclone III系列的关键性能优势——嵌入式存储器、I/O、存储器接口以及乘法器，和Cyclone II器件相比，不但数量得到了增加，而且逻辑结构的性能保持不变。结合多种功耗管理方法，从工艺创新到设计软件功耗优化，Cyclone III用户可以充分发挥65nm工艺的优势，以最低的功耗获得所需的性能。
降低65nm生产风险
我们在65nm半导体制造工艺上的发展策略是充分利用先进的技术和方法，以最低的成本为客户提供性能最好的器件，同时降低客户风险，保证产品尽快面市。Altera在130nm和90nm器件上的市场份额表明，高级半导体技术存在的风险促进了FPGA体系结构的市场发展。因此，自从2003年上半年以来，一直在稳固开发和测试其65nm技术。
为了可靠地实现工艺优势，同时降低前沿技术的风险，采用的措施包括高级工艺技术、全面的65nm测试芯片程序以及降低缺陷密度的成熟系统。在所有产品中采用这些严格的测试和检验流程，保证了产品具有最好的质量、可靠性以及可用性。可制造性设计(DFM)技术进一步保证了TSMC能够成功交付高级工艺节点的产品。
通过双方的共同努力，合作的最显著成果是产品的缺陷密度在稳步下降。芯片工艺中出现缺陷是不可避免的，在新工艺的早期阶段，缺陷密度往往会非常高。我们通过持续反馈以及改进制造工艺，降低了缺陷密度。在过去的5个工艺节点中，不但有效地降低了缺陷密度，而且加速了这一实现过程。
结语
虽然迈向尺寸更小的工艺节点实现了摩尔定律预言的密度和性能优势，但也会显著增加功耗，有可能出现无法承受的高功耗。如果不采取降低功耗的措施，静态功耗会增大到临界水平。而且，如果不采取一定的功耗优化措施，由于逻辑电容增大，以及开关频率的提高，动态功耗也会增加。
Altera不断采用最前沿的技术来提高性能，降低功耗。通过采用TSMC的65nm低功耗芯片工艺优化和Quartus II PowerPlay功耗分析和优化技术，不必牺牲性能便能够使Cyclone III FPGA的功耗降到最低。此外，Cyclone III FPGA继续了Altera在工艺和电路设计中使用业界最佳实践以及代工厂合作伙伴的方法，功耗比Cyclone II降低了50%。■