Cadence Encounter Power System

全球电子设计创新领导厂商Cadence设计系统公司(纳斯达克: CDNS)，今天公布了Cadence® Encounter® Power System，这是新一代的功率完整性与分析解决方案，用于数字实现与签收。Encounter Power System建立于Si2通用功率格式（CPF）的基础之上，处于Cadence® Low-Power Solution的核心地位，它提供了统一的界面和数据库，用于时序、信号完整性、功率分析和诊断，在这些领域实现设计即正确的优化与签收。该系统经过领先的IC公司如富士通微电子、Cortina Systems、SiCortex和Tilera等在多个设计与工艺节点上进行测试。这些公司都表示大幅提高了生产力、精确性和性能。
Encounter Power System通过在设计阶段全面呈现时序和功率完整性，从而实现这些优势。统一的数据库提供了快速的、全芯片的电源网格分析，以及改进的静态和动态分析、电迁移、热能分析和统计分析，包括来自封装与电路板寄生的片上功率影响。
“在替换我们现役的签收解决方案时，Cadence Encounter Power System为富士通参考设计流程提供的不仅仅是新的动态功率域电压降分析能力，”富士通微电子的技术开发部门总经理Shoji Ichino说，“它还为我们的最高级设计提供了真正的、全面的全芯片电源网格分析提供了上升的生产力、易用性和精确性，包括对晶体管、混合信号和模拟模块的精确建模。”
转型到45纳米设计就需要一些新的方法学，能够从一个地方同时看到实现与签收的功率情况。功率闭合将会需要考虑到互相依赖的电气影响、芯片可变性和设计复杂性，带有一个从设计和物理实现到最终签收分析的功率意图的统一视窗。Encounter Power System提供了贯穿整个设计流程的功能完善的、综合的门级与栅格级功率完整性分析，包括版图规划、功率规划、设计、实现、时钟树综合、签收与制造，在流程的每一个阶段都得出一致的、相互关联的、签收质量的结果。
“精确的电源网格分析是预流片签收的一个关键部分。”SiCortex芯片开发部主管Dan Jackson说，“Encounter Power System提供了一个集成的解决方案，进行分析并集中应对设计中的任何有问题的区域。”
“我们很高兴地看到众多业界领先的公司都充满热情地迅速采用全新的Encounter Power System，”Cadence IC数字产品部主管David Desharnais，“Encounter Power System的独特而强大的基于CPF的集成功率分析、优化与诊断能力，印证了我们在提供领先高级低功耗设计解决方案方面的的持续承诺。”
结合Encounter Timing System与Encounter Library Characterizer，Encounter Power System提供了集成的时序、SI、功率域统计定性与分析，采用通用的用户界面、约束、指令、调试与报告。这种与Encounter数字IC设计平台的紧密结合，让Encounter Power System可以用来进行快速的假设分析、用去耦电容和电源开关ECOs进行设计优化，以及最终签收，这一切都可以在Encounter界面内完成。