ZL10036的工作原理及其典型应用
1.2 PLL频率合成器部分ZL10036芯片中用于与射频信号混频的本振信号由芯片 内电荷泵锁相环（CPPLL）频率合成器产生。在电荷泵锁相环中，鉴频鉴相器与电荷泵相结合使得采用无源环路滤波器的电荷泵锁相环理论上能产生无限的直流增益和无穷大的频率牵引范围，并且获得零静态相位误差[2][3]。
ZL10036中所采用的整数分频频率合成器结构是一种最基本的电荷泵锁相环结构，其结构如图2所示，包括由晶体振荡器产生的参考时钟、鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、可编程分频器。鉴频鉴相器比较两个信号的相位与频率差，并且产生up和down的控制信号给电荷泵，电荷泵相应地给环路滤波器充放电，压控振荡器的输出频率正比于环路滤波器上的控制电压，最终使参考时钟与可编程分频器输出信号同频同相，从而压控振荡器的输出信号频率为参考时钟信号频率的N倍，N为芯片内15位可编程分频器的分频比。
ZL10036芯片中除了环路滤波器和参考时钟需要外接之外，其他所有构成电荷泵锁相环路的组成部分都已经集成在片内。其中外接环路滤波器采用无源一阶低通滤波器，而参考时钟信号由外接晶体振荡器电路产生的振荡信号经过芯片内的参考分频器(REFERENCE DIVIDER)分频后得到。
15位可编程分频器和参考分频器的分频比，以及电荷泵的最大电流均通过I2C总线设置芯片相关逻辑位实现控制。此外，压控振荡器组的工作也由I2C总线根据分频比的设置情况实现自动控制，不需要人为干预，非常方便。
1.3 逻辑控制部分
ZL10036芯片内有13字节的寄存器空间，用户可以通过对这些寄存器进行写操作实现对芯片的控制和芯片工作参数的设置。还可以对这些寄存器进行读操作以监视芯片的工作。
下面对ZL10036的13个寄存器的功能和设置做一个简单和必要的介绍，图3是ZL10036寄存器映像表。
字节1：芯片地址字节，用于总线对芯片寻址。
字节2，3：PLL频率合成器15位可编程分频器分频比的控制位。
字节4：LEN为射频旁路功能使能位；BG0和BG1为基带后置滤波器增益控制位；BA0和BA1为基带前置滤波器增益控制位；
字节5：R0～R4为参考分频器分频比的设置位；C0和C1为电荷泵最大电流控制位；P0为通用输出端。
字节6：RSD为基带滤波器电阻转换使能位。为了改善I、Q两通道的带宽和相位的同步，基带滤波器使用了电阻转换技术（resistor switching technique），滤波器中使用不同的电阻值把滤波器基带带宽分成了三个子带，当带宽设置正好处于3个子带的2个交点处时，带宽的准确性可能会下降。这个问题可以通过使用RSD位禁止电阻转换来解决：每当芯片上电时，RSD位默认为0，电阻转换可用，芯片根据用户设置的带宽自动选择合适的电阻值，然后用户置RSD为1，禁用电阻转换，使其固定在已选值。
字节7：BF1～BF6用来调节基带滤波器的带宽，其取值为0～62（63无效），与BR0～BR4（见字节13）共同确定基带滤波器带宽；P1是通用输出端。
字节8～10：其上电值分别为0xDB、0x30、0xE1，初始化时应按硬件的要求分别置为0xD3、0x40、0xE3。