莱迪思推出零延迟缓冲器时钟系列

莱迪思半导体公司（纳斯达克股票代码：LSCC）今天宣布推出其差分时钟分配集成电路ispClock™ 5400D系列，该系列器件拥有CleanClock™ 超低相位噪声的锁相环，整个系列由含6个输出的ispClock5406D和含10个输出的ispClock5410D组成。ispClock5400D的FlexiClock™ 输出支持多种逻辑标准和双相偏控制功能。器件的配置保存在片上的非易失性存储器中，用户可以通过JTAG接口对其重复编程，还可以通过I2C接口对器件的某些功能进行修改。ispClock5400D器件的设计由莱迪思的PAC-Designer® 软件工具支持。
ispClock5400D能帮助设计人员在设计差分时钟网络时降低成本和设计的复杂性，即使器件已经被安装在了电路板上，还能灵活地对设计进行后期修改。能发挥ispClock5400D的特点和优势的典型应用包括为采用SERDES技术的高速串行通信集成电路提供高质量的参考时钟，以及整合扇出缓冲器和零延迟缓冲器等功能，这类功能整合通常用于在电路板上分配高频时钟。
“ispClock5400D在差分时钟网络中的表现引人注目，用户采用ispClock5400D为PCIe、SATA、SRIO和许多其它系统产生SERDES参考时钟，能显著降低成本，并提高设计的灵活性。ispClock5400D不仅成本低廉，还能通过低成本CMOS振荡器来运作，这对SERDES设计人员特别有吸引力，” 莱迪思公司副总裁兼低密度和混合信号解决方案的总经理Chris Fanning说：“我们期望众多客户能把ispClock5400D用作标准的时钟分配器件，并期待这个系列成功地加入我们不断增长的在系统可编程混合信号的产品线。”
CleanClockPLL
ispClock5400D集成了一个超低相位噪声的CleanClock锁相环，包括一个片上可编程模拟滤波器和一个输入时钟频率高达400MHz的可编程VCO。根据输入和输出的时钟频率，PAC-Designer软件能自动地决定锁相环的参数。这个宽带CleanClock锁相环与分配PCI Express和SATA时钟所需的Spreadspectrum时钟相兼容。锁相环的相位噪声很小，适合用作SERDES芯片的时钟源。
FlexiClock输出
ispClock5400拥有在系统可编程的FlexiClock差分输出。每个输出都可以配置成一系列逻辑标准接口，如LVDS、MLVDS、HCSL、LVPECL、HSTL和SSTL。使用相角和时序相偏机制，可以对输出时钟单独进行相偏调整。此外，还可以通过I2C 接口在系统动态改变相偏。
器件安装在电路板之后的时序调整
每个器件的配置保存在片上的非易失性存储器中，用户可以通过JTAG接口对器件重复编程，还可以通过I2C接口对器件的某些功能进行修改。莱迪思 的PAC- Designer®软件工具支持ispClock5400D器件的设计。
ispClock5400D的典型应用
SERDES参考时钟源
有SERDES功能（如今天宣布的新的LatticeECP3™ FPGA系列）的FPGA和ASSP需要一个参考时钟源，传统上通常采用的都是带有差分输出的昂贵的晶体振荡器。而ispClock5400D器件可以使用成本和频率都比较低的CMOS振荡器时钟源，这就降低了实现设计的整体成本，因为差分接口振荡器的成本比CMOS振荡器加上ispClock5406D器件的成本之和还要高。
 
简单的低成本差分时钟分配解决方案
时钟分配的要求取决于逻辑接口类型、频率、抖动和输出的数目。现有的分立的时钟分配缓冲器只能针对以上每一个类别提供单一的解决方案。然而，一个典型的多卡系统需要使用来自不同厂商的多种类型的时钟分配缓冲器，这就产生了一份相当昂贵的元器件材料清单，并增加了库存管理的成本。ispClock5400D器件可以编程为一个扇出缓冲器或零延迟缓冲器外加多个输出，从而同时满足时钟分配的各项要求。最终的设计不仅成本低廉，还能让设计者补偿由走线长度或其它元器件相关的时序变化造成的时序差错。所以，设计人员可以在所有设计中统一采用ispClock5400D，使设计标准化。
软件支持
PAC-Designer5.0软件工具提供了直观易用的图形用户界面，可以实现ispClock5400D的设计。该软件可在莱迪思网站（www.latticesemi.com/pac-designer）免费下载。
价格和供货情况
ispClock5406D（ 48引脚QFNS封装）和ispClock5410D（64引脚QFNS封装）的样片现在就可以获得。对于1000片的订量，ispClock5406D每片售价3.95美元，ispClock5410D每片售价5.50美元。