TI 首席技术官 Hans Stork 说：“与 TI 成熟的 90纳米生产工艺相比，其 65 纳米 CMOS 工艺技术使晶体管密度提高了一倍，TI可于明年年初为客户提供具有65 纳米工艺技术优势的产品，从而确定了TI在该技术领域的领先地位。随着功能方面的显著增加，TI提供了采用65 纳米工艺技术的高集成度SoC 设计，在产品功耗管理上，我们取得了巨大的进步，在业界处于领先地位。”
随着多媒体与高端数字消费类电子产品的功能不断被集成到诸如无线手持终端等产品中，而这些产品通常采用电池供电或对当今极其复杂的处理器所产生的热量非常敏感，因此低功耗设计成为了 TI 客户的主要考虑因素。作为解决这一问题总体战略的一部分，TI 将首先在无线应用的芯片中推出采用 65纳米节点的 SmartReflex™ 动态电源管理技术。这种创新型技术将根据用户需求自动调节电源电压，有助于控制诸如 TI OMAP™ 应用处理器等器件的功耗。通过使用 SmartReflex 可以仔细监视电路速度，以调节电压，实现在不降低系统性能的情况下准确地满足性能要求。因此，可以使用最低的功耗来支持每种工作频率，从而延长电池使用寿命并降低器件产生的热量。
采用多方面的方法进行电源管理
TI在半导体制造基础设施方面投入了巨额资金，并在开发周期的初始就将其工艺技术开发与芯片设计方法紧密结合在一起，以充分利用其在整个产品范围的专业技术。电源管理仅与以下两个方面密切相关：半导体工艺技术如何应用于内核晶体管层以及电路设计层。TI的若干种创新技术采用了 65 纳米工艺技术，以降低晶体管在空闲时的功耗，如手机来电之前处于待机模式时的这段时间。某些 65 纳米创新技术包括 SRAM 存储区的向后偏置 (back-biasing) 、可使电压降至极低的保留触发电路，该电路无需重写逻辑，以及SmartReflex 电路，其可根据较高或较低电压的应用要求做出动态响应以提高性能或降低功耗。总而言之，65纳米工艺的电源管理创新技术能够将功耗降低 1,000 倍。
Sun 微系统公司处理器与网络产品小组的执行副总裁 David Yen博士说：“TI先进的 65纳米工艺技术为 Sun 微系统公司奠定了新一代 64 位处理器设计的基础，以支持我们‘吞吐量计算’计划及 UltraSPARC™发展策略。除了需具备出色的处理性能之外，功耗也是我们历年都要评估的重要衡量标准。TI 在电路层及晶体管层均采用了其创新技术，以帮助 Sun 微系统公司在解决芯片及系统级电源管理问题方面始终处于领先地位。”
适用于 SoC 设计的灵活工艺
通过改进90纳米工艺以充分利用经济高效的 CMOS，TI 将提供数种优化 65微米工艺技术的方法，以平衡各终端产品或应用的独特需求。而这一独特需求通过调节晶体管的门长度、阈值电压、门电介质厚度或偏置条件等即可实现。TI 的 65 纳米设计库将为电路设计人员提供众多无可匹敌的选项，其中包含可最大限度提高设计灵活性与优化性能的多种不同电压的晶体管。
极低功耗的产品将延长诸如 2.5 与 3G 无线手持终端、数码相机以及多媒体功能日益复杂的音频播放器等便携产品的电池使用寿命。中档产品同时支持基于 DSP的产品以及 TI用于通信基础设施产品的高性能 ASIC 库。最高性能的产品（其晶体管门直径仅为29纳米）可支持诸如 Sun 微系统公司新一代基于 UltraSPARC 处理器的服务器等产品。TI最高性能的 CMOS 逻辑器件依赖于门长度极短的晶体管以及高效的门电介质调节能力，以降低电容并提高驱动电流。这些是晶体管开关速度方面的主要因素，它们反过来又决定了处理器的工作频率。
TI 以 65 纳米的工艺技术提供了密度极高的嵌入式 SRAM，其一个单元中的6个晶体管占用面积还不足 0.5 平方微米，并且 1 平方毫米的面积可提供 1.5 MB的内存。极小型 SRAM 单元使 TI 能够集成大量的存储器（接近于其处理器内核），从而加速了应用执行进程。此外，SRAM 还是一款非常低成本的嵌入式存储器解决方案，因为无需额外的制造过程。
充分利用最新材料与制造能力的工艺技术
65纳米工艺包括多达 11层与低k 电介质集成的铜互连，该电介质为有机硅酸盐玻璃 (OSG) ，其k（介电常数）值为2.8。在首次采用130纳米工艺进行生产时验证该材料合格后，TI 就在采用 90纳米工艺的整个产品系列上引入了 OSG。低k 材料可以降低电容并缩短器件互连层内部的传播延迟时间，从而提高了芯片的总体性能。此外，在 NMOS 与 PMOS 晶体管内还集成了其它改进技术，以促使性能提高并最大限度地降低功耗，其中包括：在芯片处理过程中对晶体管通道的工艺应变诱导，以提高电子与空穴迁移率 (hole mobility)；用于降低门以及源极/漏极电阻的硅化镍；以及超浅源极/漏极接面结合技术。差动失调分离器的独特用途在于其可以单独对 NMOS 与 PMOS 晶体管进行优化。
模拟与射频集成
TI 开发资源库支持众多不同的阈值电压晶体管，为了优化电路系统可将这些晶体管组合起来以实现更低的功耗或更高的性能；支持多个包括 SSTL、HSTL、LVDS、DDR II 以及 SerDes的高速 I/O 接口；并支持使用优化模拟晶体管与高密度MIM电容器的模拟/混合信号宏。对于片上系统设计，特别是那些针对注重芯片区域的便携式系统的设计而言，集成这些模拟功能可以实现更轻便、价格更低、移动性更高的应用。例如，为了在单片解决方案中集成无线电广播功能，TI的数字射频处理器 (DRP) 架构充分利用了极快的 CMOS 开关速度及准确的模拟组件。
TI 的 65 纳米工艺技术是针对 200 毫米与 300 毫米生产系统而开发的，预计将于 2005 年后期正式投产。将于 2004 年 6 月在夏威夷檀香山召开的 VLSI 座谈会上，TI 将展示有关 65 纳米低功耗工艺技术的技术资料。