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德州仪器发布了45纳米半导体制造工艺细节

作者:eaw  时间:2006-06-13 16:34  来源:本站原创

日前,德州仪器 (TI) 发布了45纳米(nm)半导体制造工艺的细节,该工艺采用湿法光刻技术,可使每个硅片的芯片产出数量提高一倍,从而提高了工艺性能并降低了功耗。通过采用多种专有技术,TI将集成数百万晶体管的片上系统处理器的功能提升到新的水平,使性能提高30%,并同时降低40%的功耗。

TI 高级副总裁兼首席技术官 Hans Stork 博士指出:“例如在手机处理器与 DSP系统方面,TI凭借在芯片制造领域的实力将推出45纳米的低成本工艺技术,并同时兼顾了性能、功耗及晶体管密度等方面的问题。这使客户能尽早推出速度更快、体积更小、功耗更低的产品,TI不断通过高良率晶圆推出数百万芯片,在业界始终处于领先地位。”

TI预计,45 纳米工艺与 SoC 集成功能将使消费者体验高达 30% 的设备速度提升,这意味着每秒更多视频帧,从而实现更佳的移动电话用户体验。此外,无线用户将可以享受到同时运行多个应用的好处,如运行3D游戏的同时与游戏伙伴们进行视频交流,还可以在后台收发电子邮件。其它预测显示,TI 45纳米SoC将使功耗降低40%,从而获得更长的视频播放时间,并把手机待机时间延长高达 30%。

显著降低功耗,提高集成度
随着通信与计算功能在移动设备上实现了融合,以及高性能多媒体、游戏与办公应用的不断普及,降低功耗成为半导体技术发展应首先解决的问题。

为了解决上述电源管理挑战,TI 在 45 纳米工艺中采用了 SmartReflex™ 电源与性能管理技术,将智能化的自适应硅芯片、电路设计以及有关软件结合在一起。在 SmartReflex 技术的基础之上,TI 采用系统级技术以扩展整个 45 纳米 SoC 设计的功能,其中包括自适应软硬件技术,该技术能够根据设备的工作状态、工作模式与过程以及温度变化情况,动态地控制电压、频率与功耗。

全新工艺还支持具有革命性突破的 DRP™ 架构,以便于 TI 在单芯片无线解决方案上集成数字 RF 功能。这种 SoC 技术可实现无线传输与接收功能,这使 TI 能够通过其高效率的 CMOS 制造基础来降低整体系统成本与功耗,释放板级空间。TI 45 纳米设计库还包括其它集成选项,如电阻器、感应器与电容器等多种模拟组件,从而使原先独立的功能实现了进一步的 SoC 集成。

先进技术提高性能与密度
TI 率先采用 193 纳米湿浸式光刻技术,实现了竞争对手的 45 纳米干式光刻技术所难以企及的高密度。193 纳米湿浸式设备能够实现更高的解析度与更小的器件体积,从而为面向新工艺的升级提供了最大的特性优势。193 纳米湿浸式设备的工作原理是在透镜与晶圆间加入薄薄的液体层,以简化更精细尺寸电路的曝光工艺。

TI 在该领域的成就推动了 45 纳米 SRAM 存储单元的开发工作,这被认为是目前最小的存储单元,面积仅为 0.24 平方微米,比此前推出的其它 45 纳米存储单元器件还缩小了至少 30%。存储单元常常是全新制造技术的前期推动力,并可提供有关整个 SoC 上晶体管密度的宝贵数据。

TI 45 纳米工艺的其它技术进步,还包括芯片能够支持的晶体管数量显著提高,这要归功于超低 k 介电层的采用,其 k 值仅为 2.5,从而使互联电容减少了 10%。这将是 TI 通过低 k 介电层来实现众多优异特性的第三代工艺技术,该技术不仅可减少电容数量,缩短器件互联层内传输延迟时间,而且提高了芯片性能。

最大化设计灵活性,实现性能优化
与前代工艺技术一样,TI 将提供多套 45 纳米解决方案,这些解决方案均针对不同最终产品或应用的要求而专门进行了优化。通过调节晶体管的栅极长度、阈值电压、栅极介电层厚度或偏置条件等方法,电路设计人员可通过多种途径,创建灵活的优化设计方案。

TI 低功耗 45 纳米技术可在延长便携式产品电池使用寿命的同时,为高集成度设计的高级多媒体处理功能提供所需的高性能。中端工艺技术将支持 TI DSP 与 TI 高性能 ASIC 库,以满足通信基础局端产品的需要。TI 45 纳米工艺的最高性能版本支持 MPU 级性能。

一系列应变技术将提高晶体管性能,并尽可能减少三种工艺版本的泄漏电流,这些技术包括 TI 首次在其应变应用中采用的硅锗技术。

最后,TI正在考虑在45纳米技术发展过程中采用双功函数金属栅(dual work function metal gate),从而以较低的成本提高性能。其它可供选择的方法还包括采用完全硅化的多晶硅 (FuSI) 技术,或结合使用金属与硅化物。TI目前正在探索可实现最高性能的工艺技术,TI认为,继续使用业经验证的氮化硅介电层与金属栅极技术,可在不采用更先进的新型高k材料的情况下实现必需的功耗控制。

TI 位于得克萨斯州达拉斯的 DMOS6 工厂将在其 300 毫米晶圆生产中导入 45纳米工艺。低功耗 ASIC 设计库将于今年年底上市,首款 SoC 产品样片将于 2007 年推出,首批量产时间定于 2008 年年中。

背景介绍

德州仪器亚 100 纳米工艺与制造技术大事记

2006 6

  • 德州仪器 (TI) 发布了其 45 纳米工艺技术细节,该技术采用湿法光刻工艺,可使每个硅片的芯片产出数量提高一倍。该工艺技术将 SoC 处理器提高到新的水平,使性能提升 30%,功耗降低 40%

2006 2

  • TI、麻省理工学院与美国国防高等研究署的研究人员在 国际固态电路会议 (ISSCC) 上展示一款采用 TI 先进 65 纳米工艺技术的超低功耗 SRAM,该产品能够提供业界最低电压。

2005 12

  • TI 65 纳米工艺技术在样片推出仅 8 个月后即通过质量认证并开始投入量产。

2005 9

  • TI 介绍了有关 SmartReflex 技术应用于 65 纳米乃至更高工艺技术的情况,表示将通过泄漏管理解决高级移动设备面临的功耗难题。

2005 3

  • TI 推出业界首款针对高级无线设备的 65 纳米数字基带处理器。TI 是最早推出 65 纳米实用产品的半导体制造商之一。
  • TI 采用 90 纳米工艺技术的 1 GHz DSP In-Stat 评为“2004 年最佳 DSP 芯片”。

2005 2

  • TI ISSCC 大会上展示了一系列技术,以进一步增强SoC 集成度、降低功耗并提高 90 纳米器件性能。
  • TI 透露 90 纳米产品的发货量已超过 600 万片,而处于不同制造阶段的 90 纳米产品则超过 20 种。

2005 1

  • TI 宣布与 Nokia 合作,共同在 TI 集成单芯片解决方案的基础上开发未来移动电话。采用 TI 先进 90 纳米工艺的器件于 2004 12 月开始提供样片。

2004 11

  • TI 采用 90 纳米工艺技术的 1 GHz DSP 投入量产,以提高创新应用的性能。

2004 10

  • TI 11 月破土动工的第二座 300 毫米制造厂计划将生产 65 纳米产品。
  • TI 位于得克萨斯州达拉斯的 DMOS6 先进的 300 毫米制造厂的 90 纳米工艺技术验收合格。

2004 6

  • TI 在盛大的 VLSI 研讨会上展示有关技术研究成果,新技术不仅将功耗降低 1000 多倍,还能使晶体管性能提高 35%,以满足未来工艺技术的发展要求。

2004 5

  • TI 加入以亚 45 纳米工艺与 CMOS 缩放技术为研究对象的工作组,从而扩展了 IMEC 的合作关系。

2004 4

  • TI 开始提供基于 90 纳米工艺的 6.25 Gbps 串行/解串器(SerDes) 技术,该技术不仅实现了业界最低功耗,而且能在芯片上集成超过 200 个通道。

2004 3

  • TI 计划于 2005 年第一季度推出基于 65 纳米工艺的产品样片,并将 90 纳米设计的数量减少一半,从而使功耗降低 40%

2004 1

  • TI 推出业界首批采用 90 纳米工艺技术的 1GHz DSP

2003 12

  • TI 研究人员给出了氧氮化铪硅 (HfSiON) 材料的检测结果,指出其适用于高 k 材料,能够继续满足摩尔定律。
  • TI 推出业界首款基于 90 纳米工艺技术的无线应用处理器,与其它 TI 应用处理器相比,性能提升了 40%,功耗降低了一半。

2003 10

  • TI 透露了其用于增强 90 纳米工艺性能的相关技术,其中包括应变硅技术,该技术可使晶体管速度得到显著提升,比 TI 最快的 130 纳米晶体管还提高了 50%
  • Sun TI 举行多项活动以庆祝合作 15 年来所取得的成就,其中包括同步推出 Sun UltraSPARC® IV 处理器。

2003 6

  • TI 选择得克萨斯州的理查德森作为其下一处 300 毫米制造厂的所在地,并将投资 30 亿美元。

2003 1

  • TI 利用其 90 纳米工艺技术推出功能全面的无线基带芯片,这使其成为首批推出 90 纳米实用产品的公司之一。

2002 11

  • TI 宣布推出嵌入式铁电存储器,作为未来针对 64 兆位测试芯片的非易失性存储可选技术。首款产品预计将于 2005 年年初推出。

2002 10

  • TI 凭借其在 UltraSPARC® 微处理器领域的工艺技术与制造成就,被 Sun Microsystems 评为业界最佳供应商。

2002 2

  • TI 是率先推出高级 90 纳米 CMOS 工艺技术的公司之一。

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