EDA关注焦点：DFM工具及低功耗设计流程

DFM市场各显身手
随着半导体工艺向纳米时代的挺进，DFM工具也成为EDA行业中最为热门的话题。Cadence公司总裁兼CEO Michael J. Fister指出：“在90nm/65nm及今后的45nm设计中，DFM是影响良率的关键问题。目前，DFM工具占EDA整体市场份额的10%左右，今后将以更快的速度发展。”Mentor公司董事会主席兼CEO Walden C. Rhines也表示，目前，DFM工具的年均增长率超过了15%，而整个EDA行业的年均增长率仅有2%。因此，DFM工具成为了各大EDA公司的必争之地。　　
Cadence着重物理验证和电气特性确认
Cadence把解决纳米工艺中电压降、信号间的交叉耦合、电路寄生效应以及工艺变化的工具都归为DFM工具。在Cadence的DFM解决方案中，最重要的两方面是物理验证和芯片电气特性的签收(sign-off)。
Cadence物理验证系统能够快速完成设计规则检查(DRC)和版图与原理图对比(LVS)，它具有高精度、高性能的专用处理引擎、处理结果的并发报告功能以及一个大规模并行体系结构。这些新功能的组合可实现多处理器下近线性的性能拓展，与其它的常规工具相比，它能极大地缩短物理验证周期的时间和次数。借助这些功能，设计人员能够提高开发进度的可预测性，并将精力集中于良率优化，简化亚波长光刻和制造中存在的规则复杂性问题的管理。
Fire&Ice QXC是用于复杂ASIC/ASSP和SoC设计布局布线的单元级三维参数提取工具，它具有精确的参数提取器，考虑了90nm及其以下工艺由光学和铜制造效应引起的芯片工艺变化。工具中主要包括的技术是QIC引擎和三维自适应分析参数提取建模。QIC引擎提供统一的参数提取架构，支持门级时序验证和最终的出带验证。Fire&Ice QXC中的门级选项运用高容量的数据结构和更有效的三维计算搜索算法，参数提取速度比上一代的工具高出100倍。经过验证的三维自适应分析参数提取建模技术使得分布式和耦合RC参数的精确提取远远快于以前。在参数提取过程中，QIC引擎对所有导体进行三维分析，生成特定三维区域的参数，然后把参数传递给分析模型用于电容计算。对于非矩形布线、CMP效应、光学效应、金属填充、气隙等工艺变化来说，QIC引擎的建模是最为精确的。
TSMC最新的65nm参考设计流程7.0中集成了Cadence的Encounter数字IC设计平台、Allegro系统互联设计平台及DFM工具。其中的DFM技术包括关键区域分析(CAA)、光刻工艺检查(LPC)和全芯片厚度变化分析所需的化学机械抛光(CMP)效应的物理建模。Cadence DFM方法采用Cadence SoC Encounter GXL RTL-to-GDSII系统解决了纳米缺陷良率问题，在Encounter平台提供了CAA和最优化。这种方法使设计工程师能够在设计流程中的任一点——从建立虚拟原型和物理综合到制造敏感的参数提取直至完成芯片，在优化功耗、时序、信号完整性和面积的同时使成品率达到最优化。对于LPC，Cadence在设计环境中提供了分辨率增强技术(RET)，用来在设计中识别可能由常见光刻工艺变化造成的严重可印制性问题进而影响良率的那些位置区域。此外，Cadence面向全芯片厚度变化的CMP建模技术能够精确地预测由于平面操作(即CMP)导致的互联层厚度的系统性变化，预测结果可以用来识别厚度相关的良率危险区域或用来缩小过度保守的厚度防护带。
Synopsys PrimeYield
解决65nm设计良率问题
针对65nm及以下工艺的DFM问题，Synopsys推出了PrimeYield套件用于设计良率的分析。该款工具面向版图和物理设计工程师，能够准确地预测设计对良率造成的影响，并给上层的设计工具以自动修正指导，还能对关键的良率损失机制进行完整建模，因此能够加速设计工作。对于65nm及以下工艺设计中的光刻错误、CMP和随机微粒缺陷等良率问题，PrimeYield中包含的三大模块均能解决。光刻一致性检查(LCC)能够在工程师早期的设计过程中就标记出潜在的光刻错误和工艺变动效应，从而缩减了设计周期；基于模型的CMP能够对不平坦的金属填充进行准备定位和分析；CAA能够分析和改进在版图中可能引起良率损失的危险区域。除了提供高准确度之外，PrimeYield还与Synopsys的设计实现工具紧密相连。PrimeYield可在IC Compiler中提供自动除错功能，并可在Star-RCXT工具中进行精确的寄生参数提取。通过对Star-RCXT提取工具与PrimeTime静态时序分析工具的增强，设计与制造之间的联系也得到了加强，这有助于65nm及以下工艺良率的提升。
此外，Synopsys的DFM解决方案还包括了掩模综合、掩模数据准备、光刻验证、技术计算机辅助设计(TCAD)等产品。
掩模综合工具Proteus可用于建立修正用模型、执行全芯片的光学近似修正、分析已修正和未修正集成电路布局的近似效应。其内置的高级可编程性和灵活性，能够确保其与设计人员的工艺目标和约束条件达到最佳匹配程度。通过修正设计图形的几何形状提高光刻图形的准确性，Proteus能够大大提高芯片良率，从而使设计向超深亚微米级继续推进。CATS是用于光掩模制造数据处理的全套解决方案，作为一项功能强大而灵活的软件包，CATS具有可扩展的分布式多机并行处理能力，并配备直观及先进的图形软件包，可支持所有的顶尖掩模制造形式。
SiVL-LRC(硅片与设计布局光刻规则检查)工具可用于验证亚波长电路布局与硅片上的仿真结果。它首先读取电路布局并模拟光刻工艺效应，其中包括光学效应和光阻效应。然后对模拟的硅片图形与原始电路布局进行比较，汇报误差超出的区域。该工具能够保证集成电路布局的完整性，通过与模拟硅片结果的比较保证亚波长掩模设计的准确性，以确保所生产出来的集成电路能够按预期性能正常工作。
TSMC的65nm参考设计流程7.0中也采用了Synopsys的IC Complier，其中DFM部分包括了65nm设计规则的实现支持、CAA技术、CMP仿真和金属填充等。
Mentor Calibre平台大大缩短设计周期
Mentor的DFM设计制造平台Calibre在今年表现突出，据Walden C. Rhines透露：“在刚过去的一两个季度中，Mentor公司在DFM方面有超过1千万美元的收入。”Calibre平台包含了多种不同功能的DFM工具，如光刻友好设计工具Calibre LFD、关键区域和推荐规则分析工具Calibre YieldAnalyzer、自动版图增强工具Calibre YieldEnhancer，以及基于DFM的硅建模工具Calibre xRC。目前该平台已经用于TSMC的65nm工艺技术中。
Calibre LFD工具能在设计初期就解决光刻工艺变化性的管理问题，使工程师可以创建一个具有鲁棒性并且不会受到光刻工艺影响的设计。LFD套件会以类似于DRC工具的方式提供给用户，他们可以通过仿真来确认特定光刻工艺下版图的变化情况，这样，工程师可以在布局阶段找到版图中的危险区域。Calibre YieldAnalyzer使工程师能够在用户设计环境中进行关键区域与推荐规则的分析，这可以解决随机性和系统性的良率损失。工程师可以通过图形和表格清晰地查看模型结果，并能快速决定该对哪些部分进行改进以提高良率。Calibre YieldEnhancer的自动版图增强功能可将信息回馈给业界标准设计资料库以提高良率。它通过几何处理来实现版图增强，如通孔的增加及扩大等，这可以在不增加面积的情况下提高良率。为了达到这个目标，Calibre YieldEnhancer利用Calibre的核心DRC功能来寻找并有效利用任何未被使用的空间。
最新加入Calibre平台的工具是Calibre nmDRC，在纳米设计领域，物理验证已成为多个阶段组成的复杂程序，需要高度集成的方法来处理复杂设计的庞大数据量。随着设计的规模日趋复杂庞大、错误数量及验证过程的反复次数增多，总周期时间也相对变长。针对这些问题，Mentor声称，其Calibre nmDRC将以与传统DRC不同的四种关键功能来缩短设计周期。
首先，Hyperscaling技术把更高可量测性和超快的执行速度提供给需要大量运算的应用。这项技术提供多种先进数据处理方法，它们可以透过速度最快的单CPU和多CPU性能在数秒内完成功能块验证，全芯片验证也仅需数小时。
其次，动态结果可视化(Dynamic Results Visualization，DRV)和增量DRC技术彻底改变了传统迭代过程的顺序执行流程。DRV可让工程师在发现第一个错误后的几秒内就开始调试，当错误被修正后，增量式DRC会只针对修改部份运行一致性验证。这项功能让工程师在一天内能完成多个运行/除错循环，大大缩短了总的设计周期。
再次，nmDRC中集成了DFM分析和增强功能，工程师可通过修改版图来将随机性、系统性和参数化的良率损失将至最小。并行的DRC、良率分析和版图修改能够使工程师在短时间内创建出既符合设计规则，又能获得高良率的版图。
最后，直接数据库存取功能使设计工程师无论采用何种设计环境，都能在整个流程中方便地使用Calibre nmDRC。常用设计和封装数据库(LEF/DEF、MilkyWay、OpenAccess、GDSII和OASIS)的直接读取可消除分段数据流输出的处理步骤，进而加速DRC循环时间。直接写入功能则可将DFM增强数据反馈回设计数据库。最后，它还能支持OASIS流格式以缩小文件，进而加快流输出，有利于文件传输和数据储存。 　
Magma提供从RTL到GDSII的
完整DFM解决方案
Magma认为，真正的DFM解决方案需要的是一个完整的RTL到GDSII的设计流程，其中所有的设计和分析引擎都考虑了可制造性问题。特别地，真正的DFM解决方案将要具备有考虑了光刻的布局和布线引擎，以及统计性的静态时序分析引擎。同时，该解决方案还需要利用统一的数据库模型，这样流程中的所有工具－从分析到布局布线、时序、提取、功率和信号完整性分析，都能够立即、同时地使用完全相同的数据。Blast Yield正是能满足上述需求的解决方案，它在从RTL到GDSII的流程中整合了综合的可制造性和良率增强技术。通过Blast Yield，设计工程师能够改善可制造性和良率，同时协同地优化时序、面积、功率和噪声。
TSMC 65nm参考设计流程7.0中首次内置了完整的Mamga从RTL到GDSII的解决方案，包括Blast Create，Blast Fusion、Blast Power、Quartz SSTA、Blast Yield TX，以及Quartz DRC。其中Blast Yield TX是Blast Yield的增强版，它整合了TSMC虚拟CMP(VCMP)引擎和与TSMC关联的CAA，以及Quartz DRC中新型的LPC功能。
CMP工艺通常用于去除所有必需清除的金属残留物，以获得整体的平坦性。然而，布局规划图形的变化会导致金属凹陷和氧化物侵蚀，将会降低芯片良率，并导致电路性能无法达到预期效果。当发生上述情形时，为了减少布局规划图形的变化，虚拟金属填充就成为一项非常具有实践意义的技术。TSMC的VCMP仿真引擎就是这样一种用于减少工艺过程变化的技术。为了改进虚拟金属填充插入的质量及其对RC提取和时序的影响，Magma将VCMP仿真引擎整合到Blast Yield TX中，使得设计工程师能够分析VCMP的仿真结果，评估并改进虚拟金属填充的质量，进而减少工艺过程的变化。
另外，Blast Yield TX中的CAA为设计工程师提供了一个概率评估方法，用来分析由于工艺过程缺陷导致芯片失效的概率。利用延伸和加宽金属线的方法，工程师就能够在设计过程中迅速识别并修复危险区域。
　　
与SMIC共建低功耗设计流程
除了业界领先的DFM工具之外，随着消费电子产品市场的不断扩大，低功耗也成为芯片设计中最关键的要素之一。近日，Cadence、Synopsys、Magma三家公司都与中芯国际(SMIC)就90nm的低功耗设计流程展开了合作。
Cadence Encounter低功耗
SoC设计参考流程
Cadence与中芯国际联合开发的90nm低功耗数字设计参考流程结合了Encounter数字IC设计平台和DFM技术，解决了低功耗、复杂的层次设计、时序及信号完整性签收等纳米设计的挑战。该设计参考流程使用SMIC的90nm工艺技术进行开发，已通过了样品设计验证。Cadence的新技术如Encounter时序系统也结合到该流程中，用于静态时序分析(STA)签收。
这套“SMIC-Cadence设计参考流程”是一套完整的Encounter低功耗SoC设计参考流程，其重点在于90nm SoC的高效能源利用。它对功耗问题的优化贯穿了所有必要的设计步骤，包括逻辑综合、模拟、测试设计、等价性检验、芯片虚拟原型、物理实现和完成签收分析。该流程融合了Cadence的多种独创技术，包括优化功耗的设计流程、Encounter时序系统、Encounter RTL编译器全局优化、Cadence提取技术、搭配PowerMeter功能的 VoltageStorm功耗分析以及CeltIC纳米延时计算器(NDC)，使用高度精确的有效电流源延时模型(ECSM)，降低了低功耗消费应用电子产品的生产时间。另外，该设计参考流程采用了Encounter以连线为首要考量的连续收敛方法，让设计工程师可以迅速得到可行的网表和虚拟原型，在设计周期的初期就可以分析及优化功耗、时序、SI和布线。
此外，该流程为设计工程师提供了一个全面的平台，强调快速、精确与自动时序、功耗与SI收敛，提高了 Encounter的低功耗性能。它解决了层次模块分割、物理时序优化、3维RC提取、电压降、泄漏和动态功耗优化、信号干扰故障和延迟分析等问题。该流程让设计工程师可以用系统性的、可预测的方式进行设计和优化，得到最高质量的芯片。
“我们很高兴与SMIC合作推出基于90纳米工艺技术的参考设计流程”，Cadence产业联盟业务发展部副总裁Mike McAweeney说，“与SMIC的合作让我们的客户在设计链上又有了一个重要的关联，保证了从概念到投片的整个设计链的可制造性考量。”　　
Synopsys 90nm参考设计流程3.0
Synopsys专业服务部与中芯国际通力合作，开发出全套RTL-to-GDSII参考设计流程3.0。该流程的开发基础是Synopsys Galaxy设计平台和Discovery验证平台以及 SMIC先进的90nm工艺。经过实践验证的流程具备多种自动化低功耗和DFM能力，能够缩短产品上市周期，降低复杂的SoC设计风险，并确保设计获得预期成功。
Synopsys的战略市场开发部副总裁Rich Goldman表示：“这个流程是我们与SMIC密切合作的成果，旨在解决迅猛增长的中国市场所面临的先进深亚微米级制程方面的各种问题。我们将继续与SMIC紧密合作，共同创建得到全面验证的流程，满足我们最终客户迫切的设计需求，帮助客户实现预期的先进SoC的成功投产。”
低功耗参考设计流程在验证时采用了SMIC的多电压标准单元库、低功耗设计套件、内存编辑器和I/O。这个流程的特点包含适用于RTL综合和测试、物理实现和签收的Galaxy设计平台解决方案。同时，此流程的先进收敛特点还包括时序和功率同时优化和签收，信号完整性的预防、分析和修复。
该流程源自Synopsys的Pilot设计环境中的设计流程，设计人员还可对其进行扩展和增强，以满足设计过程中的具体要求。流程先进的层次型布图规划能力支持硬件宏和软件宏。先进的低功耗设计能力体现在电平转换器和隔离单元插入、电压区创建、电平转换和隔离单元放置的优化，多电压级功率网络创建、考虑到多电压状况的CTS 和物理验证，这些能力可以将泄漏功率耗散降低30%。这些设计能力全部用SMIC的低功耗设计套件进行了验证，套件中包括电平转换器、隔离单元和时钟信号选通单元。DFM的特点包括了通孔优化，以及标准填充单元和电容滤波特性标准单元的插入。流程的测试功能也缩减了测试所需的数据量和时间。
Magma低功耗设计流程
关注无线和便携市场
Magma公司和SMIC共同推出的90nm低功耗设计流程使用了Magma公司Blast Power、Blast Create和Blast Fusion产品，SMIC的90nm标准单元库和I/O单元库, 以及Magma的低功耗综合和多电压设计流程，可以解决电源功耗管理中的三个主要问题：动态功耗、漏电功耗和功耗分布。
Blast Power是Magma低功耗设计方法的关键因素。Blast Power通过灵活使用不同的电压域，可以有选择地关闭芯片的特定部分来优化动态功耗，使用在标准单元库能自动选择控制漏电的单元来满足漏电功耗的要求，以及使用自动电源栅格综合来实现对功耗分布的优化。
“我们很高兴通过提供这个新的90nm设计流程加强了与IC制造业的领先企业SMIC的合作,”Magma公司设计实现业务部总经理Kam Kittrell指出：“我们的设计流程实现了低功耗，这对于我们的客户在许多高增长的市场如无线和便携产品中发挥竞争力至关重要。”
这个低功耗的参考流程可以指导设计者从RTL到GDSII的完整设计实现，它能够在流程实现的不同阶段对时序和功耗之间、面积与功耗之间进行权衡的快速优化。因为能够在单一的环境中实现对功耗的优化，设计工程师就能在优化功耗的同时缩短设计时间。■