CDCD5704 时钟发生器可借助带或不带扩频调制功能的参考时钟输入，提供支持 XDR 存储器子系统与 Redwood 逻辑接口所必需的时钟信号。CDCD5704 采用 28 引脚 TSSOP 封装，其中包含 4 个差动时钟输出，能够为各种高性能接口应用提供现成的解决方案。
CDCD5704 的主要组件包括一个锁相环、一个旁路多路复用器以及4 个差动输出缓冲器（CLK0 至 CLK3）。EN 引脚输入端的逻辑低电平可禁用所有 4 个输出。当 EN 为高电平且串行接口寄存器 (RegA-RegD) 的值为 1 时，就会启用输出。
PLL 可接收参考时钟输入信号 REFCLK，并在频率等于输入频率与乘法系数之积的条件下输出时钟信号。将 PLL 输出时钟信号馈送至差动输出缓冲器，以驱动启用的时钟。另外将禁用的输出设置为高阻抗。
旁路模式可以绕过 PLL，将输入时钟 REFCLK 路由至差动输出缓冲器。
为了确保 CDCD5704 时钟发生器始终正确运行，一旦时钟输入低于 10 MHz，器件就会关闭 PLL，并将输出置于高阻抗状态。如果电源电压 VDD 小于 VPUC，则复位所有逻辑栅极、断开 PLL 电源，同时将输出置于高阻抗状态。器件只有在满足这些最低要求后才能开始工作。
由于 CDCD5704 采用 PLL 电路，因此它要求一段稳定时间，以实现 PLL 的锁相位 (phase-lock) 功能。使用外部参考时钟时，在开始进入稳定时间之前，该信号必须处于固定频率与固定相位状态。
该器件可在 2.5 V 单电源电压下工作。CDCD5704 器件的工作温度范围为 0°C 至 70°C。
特性
高速时钟支持：300 MHz 至 667 MHz 时钟源，适用于 XDR 存储器子系统与 Redwood 逻辑接口；
四通道（漏极开路）差动输出驱动器；
可分配扩频兼容型时钟输入，以最大限度降低 EMI；
100 MHz 或 133 MHz 差动或单端参考时钟输入；
串行接口具有以下特性：可编程频率乘法器，选择任意输出（4 选 1）与工作模式；
支持以下频率乘法系数：×3、×4、×5、×6、×8、×9/2、×15/2、×15/4；
集成所有 PLL 环路滤波组件；
低 |逐周期| 的 1-6 周期抖动：
40 ps：300-635 MHz；
30 ps：636-667 MHz；
如果未检测到有效的 REF 时钟（小于 10 MHz）或 VDD 小于 1.6 V，则断开 PLL 电源；
单电源工作电压为 2.5 V (±0.125 V)；
采用 TSSOP-28 封装；
商业温度范围为 0°C 至 70°C；
应用范围；
XDR 存储器子系统与 Redwood 逻辑接口。