利用TSUPREM-4对低压VDMOS进行虚拟制造

为了得到高性能的半导体器件，需要合理地选择和调整各工艺过程，选择最佳的工艺条件，即进行工艺优化。过去只能采用“流片”法即采取试片的方法进行多次的反复试验，这种方法既费时又费钱，有时还得不到合理的结果。随着计算机技术和计算方法的发展，以及对于各个工艺的基本物理过程的深入了解，现在已经可以将要分析的工艺过程列出数学形式的模拟，或者列出比较公认的经验公式，然后通过计算机进行数值求解。这时不再需要实际的工艺设备和准备各种实验条件，就能对各种不同的工艺条件进行分析比较。因此近年来工艺模拟技术得到了广泛的重视和飞速的发展。本文简要介绍了二维工艺软件TSUPREM-4的基本使用方法，通过对工艺过程的模拟得到虚拟的器件结构，利用器件模拟软件对器件的电学性能进行了模拟，根据结果对工艺条件进行调整，选择最佳工艺条件，达到设计所需的电学性能。

2 结构和参数分析

功率VDMOS(Vertical Double-diffused Metal OxideSemiconductor)即垂直导电双扩散型MOS管是由众多个单胞并联而成的集成器件，图1所示为其中一个典型的单元结构。VDMOS的单胞形状有正方形、六角形、条形等。他是在高阻外延层上采用平面自对准双扩散工艺，利用两次扩散结深差，在水平方向形成MOS结构的多子导电沟道。这种结构可以实现较短的沟道，并且由于具有纵向漏极，可以提高漏源之间的击穿电压。

其主要参数有：

(1) 漏极电流：当栅极加适当极性和大小的栅极电压时漏极最大电流。其大小与器件的结构与芯片面积有关。

(2) 阈值电压：使半导体表面为反型层时栅上所需加的电压。与栅氧厚度和P-body浓度成正比。

(3) 导通电阻：当栅极加适当极性和大小的栅极电压与漏源电压时VDMOS的电压比电流值，导通电阻由N+源电阻、沟道电阻、多晶硅栅下积累层电阻、JFET区电阻、漂移区电阻、衬底电阻和接触电阻组成。其中沟道电阻与沟道长度和阈值电压有关；积累层电阻与阈值电压和JFET区宽度有关；JFET区电阻与JFET区宽成反比；漂移区电阻与外延层浓度、P-body结深和耗尽层宽度有关；衬底电阻与衬底浓度与晶片厚度有关。

(4) 漏源击穿电压：指的是当反向偏置PN结的耗尽区载流子获得足够的动能发生电离或产生临界电场时的漏源电压为BVDS。其大小与器件的结构、外延层浓度、外延层厚度、JFET区宽度有关。

(5) 栅电荷：栅电荷作为功率器件重要的参数之一，对其理解的优势是能让驱动电路设计工程师很容易得出需多大的电流使器件能在理想的时间长度内开启和关断。与栅源电容Cgs、栅漏电容Cgd有关。

3 低压VDMOS的基本参数确定及工艺模拟

3.1 基片的选择

根据VDMOS工艺的一般设计原则，首先确定衬底的晶向、杂质类型、衬底的电阻率或浓度(浓度高会使衬底反扩散非常严重，影响器件耗尽层宽度；衬底浓度过低会加大器件衬底电阻所占比值)。其次再确定外延层，外延层的电阻率是影响器件耐压与导通电阻的关键因素，电阻率ρ越大(掺杂浓度越小)，则器件的击穿电压越大。然而，导通电阻R也相应增大，因此，在满足击穿要求的前提下，电阻率ρ越小(外延掺杂浓度越大)越好。击穿电压BVDS与外延层掺杂浓度NB的关系可近似表示为：

而掺杂浓度与电阻率关系为：

由于外延材料的电阻率不可能控制的十分精确，总要有一个范围。从满足耐压的角度考虑，其外延材料的电阻率应取最小值，而从导通电阻的角度考虑，又限定了该电阻率的最大值。这里确定的外延层电阻率为计算值的90％。

外延层厚度可由P-N-结在N-区一侧的耗尽层宽度XB与P-body结深Xjp和衬底反扩散结深Xj反决定。P-N-结耗尽层宽度与外延层掺杂浓度NB的关系可近似表示为：

而掺杂浓度越低则耐压越高，所要求的P-N-结耗尽层宽度也越宽。P-body结深Xjp与P-body的掺杂浓度有关。相同耐压下，浓度越高则Xjp越小。但是P-body区的浓度过高会导致器件的开启电压过大，而无法满足器件指标要求，因而，P-body区的浓度必须选择恰当。衬底反扩散结深Xj反和衬底与外延的浓度比值有关，比值越大则反扩越厉害。同时与衬底杂质扩散系数与后续工艺的热过程有关(一般低压VDMOS，砷杂质的衬底反扩散结深Xj反将近2 μm)。

3.2 器件尺寸的设计

器件的单胞尺寸即器件的JFET宽度与P-body宽度之和。由于JFET宽度与P-body宽度直接影响电流密度和特征电阻，为了提高这两个参数指标，除了要使JFET宽度与P-body宽度保持最合适的比例关系，同时还要减少单胞面积。然而，单胞面积受工艺条件的限制，单胞尺寸越小工艺难度也越大，生产的成品率会下降，成本增大。因而单胞尺寸的设计应根据实际工艺条件确定。但足，如果单胞尺寸过大，会使整个器件的芯片而积增大，器件的成本也会增大。所以要按生产工艺水平合理调整JFET宽度与P-body宽度。

3.3 TSUPREM-4工艺仿真

该低压VDMOS器件采用多晶硅栅自对准技术制造，是在有源区形成后，生长栅氧、淀积多晶栅，用栅来做屏蔽，通过注入、退火等形成器件的源漏区。其具体工艺步骤如下：

(1)在<100>N+硅衬底上外延N-外延层；

(2)热氧化形成场氧化层；

(3)光刻栅区SiO2，热氧化形成薄栅氧化层；

(4)CVD淀积多晶硅栅、多晶掺杂；

(5)P-body注入及推进；

(6)N+注入／退火，形成N+源区；

(7)P+注入／退火；

(8)CVD淀积栅／源隔离介质、光刻源极／栅极引线孔；

(9)淀积正面铝电极，光刻源极／栅极图形、铝硅合金；

(10)CVD表面钝化、光刻键合点。

第一步上面已说过，不再赘述。第二步的热氧化过程是个长时间的高温过程。其氧化层厚度与硅晶体的晶向、温度、时间、干湿氧比例、硅的掺杂浓度有关。这里可以控制的变量为温度、时间、干湿氧比例。过厚的场氧可以提高器件的耐压，提高器件的开关参数，但是过厚的氧化层容易发生龟裂，同时过厚的氧化层也增加了各种各样的电荷和氧化层陷阱数量，并且SiO2的吸硼排磷效应会改变器件的表面浓度分布。且长时间的高温会加大衬底反扩散结深Xj反，减少耗尽区有效宽度。第三步的栅氧化层厚度可由阈值电压VT和工艺条件来确定，栅氧化层厚度可选400～800 A(太薄时栅击穿电压过低，使器件的生产、存放、运输的保护都成问题。太厚时容易增加氧化层缺陷电荷，致使器件工作不稳定)。第四步的多晶掺杂一般采用重磷掺杂来减小栅条的电压降，但过高的磷掺杂会出现磷硅相，在后续工艺中产生孔洞，所以要根据工艺选合适浓度。第五步的P-body在推进过程中由于界面处的SiO2对表面的吸硼排磷效应，致使表面处的P-body向内弯曲，使器件发生源漏间穿通，所以P-body尽量做深。但P-body做深会加大器件沟道电阻，所以要通过多次优化推进时间和温度来得到合适的P-body结深。第六、七步的注入主要是通过重掺杂方式形成半导体与金属的欧姆接触，一般掺杂浓度为1e19 cm-3～le20 cm-3，如果掺杂浓度达到1e22 cm-3会发生俄歇复合效应。第八步的CVD一般选用的是BPSG(硼磷硅玻璃)，但由于BPSG的耐压为20～40 V／μm，所以要根据要求设计器件的引线孔与栅的间距大小。第九、第十步主要是铝淀积和表面钝化淀积。

4 器件模拟和电学特性分析

由仿真确定器件的外延层厚度为7.5μm，电阻率为0.7 Ω·cm，主要的结构参数为：多晶硅栅长7μm；多晶厚度500 nm，P-body区结深2.5 μm，沟道宽度1.8 μm，场氧厚8 000 A，栅氧厚度600 A。由此得到虚拟器件结构如图2所示。

利用MEDICI得到器件的电参数结果见表1。

5 结 语

本文利用了TSUPREM-4实现对低压VDMOS器件结构和工艺流程的完整设计，缩短了设计生产周期，节约了生产成本，为以后的实际生产提供了新的思路。