Cadence实现早期动态功耗分析与Pre-RTL探索

全球设计创新领先企业Cadence设计系统公司（纳斯达克：CDNS）已经扩大其在低功耗领域的领先地位，推出了系统级功率分析与探索的突破性技术。Cadence低功耗解决方案目前已经在高级低功耗芯片的设计、实现与验证系统方面建立了领先地位，现在Cadence®正在解决设计师们的下一个重要需求——在产品设计周期初期尽早进行更快的功耗的探索与估算。
Incisive® Palladium® Dynamic Power Analysis能够让SoC设计师、架构师与验证工程师在设计阶段迅速估算他们的系统功耗，分析运行多种真实软件堆栈与其它现实激励的影响。该新技术方案还包含了Cadence InCyte Chip Estimator，它现在可以通过不同低功耗技术的探索提供假设式功率分析。InCyte Chip Estimator还可以自动生成Si2通用功率格式（CPF），它有助于推动架构性功耗规格与意图贯穿于实现与验证过程。
Palladium Dynamic Power Analysis对有系统级关联的电子设备的功耗预算提出了一种创新的方法学变化。Palladium Dynamic Power Analysis围绕生产力的提升，有助于迅速识别在不同运作环境中运行真实软件的SoC设计的平均功耗与峰值功耗。利用Palladium III内置的存储器与RTL 编译器功率估算引擎，Cadence提供了第一款高性能、周期精确型的综合解决方案，提供了硬件和软件设计的全系统功率分析。
“作为一个产业，我们才刚刚开始认识到节能型设计带来的好处。”Forward Concepts首席无线分析师Will Strauss说，“与此同时，消费者需要更多的功能和更高的性能，同时又要保持相同甚至更长的电池寿命和信号覆盖率。Cadence提供了独特的能力，在硬件和软件设计汇合点找到功耗分析与验证的权衡——在系统级上，芯片设计可能会影响系统软件性能，反之亦然。在这个层面上，更快、更简单和更高效的功率设计非常必要。”
Cadence InCyte Chip Estimator满足客户所需，可以更早地进行功耗探索和估算，现在它还提供了低功耗规划能力，其中包括通用功率格式的自动创建。这就允许设计师对盘片尺寸、性能和成本实现精确的预RTL估算，对于各种低功耗技术的设计影响及早进行探索。InCyte Chip Estimator可以用于认可和探索CPF环境和界面，应用于下游Cadence实现、RTL模拟和仿真工具，在整个设计方法学中推动低功耗战略。

“投片前系统级功耗分析与探索需要对功率要求有一个广阔的视野，同时对现实环境下的功耗有具体的认识。”Cadence设计系统公司系统设计与验证产品营销部主管Ran Avinun说，“Palladium Dynamic Power Analysis和InCyte Chip Estimator结合，在设计过程初期就能提供自动化流程与能力，能够将技术库、嵌入式软件和真实的激励计算在内，确保在第一个工作软件阶段第一个芯片的真实环境就能符合系统功率预算限制。”
   
InCyte Chip Estimator与Palladium Dynamic Power Analysis现已推出，将会在2008年9月9日当周于圣荷塞举办的CDNLive中展出。Palladium Dynamic Power Analysis产品被作为Palladium III系统的一个可选部分进行销售。