SoC技术现状及其挑战

当前，在微电子及其应用领域正在发生一场前所未有的变革，这场变革是由片上系统（SoC）技术研究应用和发展引起的。从技术层面看，SoC技术是超大规模集成电路发展的必然趋势和主流，它以超深亚微米VDSM（Very Deep Submicron）工艺和知识产权IP核复用技术为支撑。

SoC的由来及其发展

SoC 是20世纪90年代出现的概念。随着时间的不断推移和SoC技术的不断完善，SoC的定义也在不断的发展和完善。Dataquest定义SoC为“an integrated circuit that contains a compute engine, memory and logic on a single chip”，即SoC为包含处理器、存储器和片上逻辑的集成电路。这大致反映了1995年左右SoC设计的基本情况。随着RF电路模块和数模混合信号模块集成在单一芯片中，SoC的定义在不断的完善，现在的SoC中包含一个或多个处理器、存储器、模拟电路模块、数模混合信号模块以及片上可编程逻辑。因此， SoC定义的发展和完善过程，也大致反映SoC技术在近15年的发展趋势。

国内外SoC技术的研究及应用现状

从应用开发的角度来看，SoC 的主要含义是在单芯片上集成微电子应用产品所需的所有功能系统。SoC技术研究内容包括：开发工具、IP及其复用技术、可编程系统芯片、信息产品核心芯片开发和应用、SoC设计技术与方法、SoC制造技术和工艺等。从使用角度来看，SoC有三种类型：专用集成电路ASIC(Application Specific IC)，可编程SoC(System on Programmable Chip)和OEM(Original equipment Manufacturer)型SoC。

国际上SoC 应用设计逐渐从ASIC方向向可编程SoC方向发展。ASIC设计的典型实例主要包括：1994年Motolola的FlexCore系统是基于定制的 68000和PowerPC微处理器；1995年LSI Logic为Sony公司开发的SoC,它包括一个1MIPS的微处理器，存储器和Sony Logic，这已经被广泛应用于Sony Playstation视频游戏中；1996年IBM公司制造了它的第一款SoC ASIC，该系统包括PowerPC 401微处理器、SRAM存储器、高速的模拟存储器接口和私有的客户逻辑。

随着SoC应用的不断普及，市场需要更加广泛的SoC设计。SoC提供商不仅必须拓展系统内部设计能力，而且要直接开发和交付SoC设计套件和方法给客户。因此，SoC设计逐渐向可编程SoC方向发展。

中国在高新技术研究发展863 计划中，把SoC作为微电子重大专项列入了2000～2001年度信息技术领域的重大专项预启动项目，并在IP核的开发、软硬件协同设计、IP复用、 VDSM设计、新工艺新器件等方面布置了预研性课题，其中IP核的设计和制造是SoC技术中最为关键的部分。在中国最适应SoC技术应用开发的SoC类型是可编程SoC技术。

可编程SoC 是在一块现场可编程芯片上提供产品所需的系统级集成。多家IC提供商已经在可编程SoC的实现方面迈出了可喜的步伐。这些新的器件所提供的系统功能包括处理器、存储器和可编程逻辑，从而解决了与ASIC相关的NRE（非经常性工程）费用高或制造周期太长的问题。可编程SoC提供了ASIC的高集成度（低功率、小尺寸、低成本）及FPGA的低风险、灵活性和上市快的特性。这也是SoC技术在微电子行业受欢迎的最根本的原因。



目前，已有几家IC 提供商提供这种类型的可编程SoC。其中比较著名的三个公司是：Atmel、Xilinx和Altera。Atmel公司1999年开发出首个基于 RISC的现场可编程SoC集成电路FPSLIC（Field Programmable System Level IC）——AT40KFPGA。Xilinx公司的SoC芯片型号为Spartan、SpartanII、Virtex、VirtexII、XC4000 和XC9500，Altera公司的SoC芯片型号为APEXEP20KE、Stratix、StratixII和Cyclone系列。

SoC设计技术面临的挑战

SoC 设计虽然在过去的十几年中已经取得了显著的发展，但是它所面临的挑战也是不容忽视的。作为基于IP核的设计，SoC设计主要向两个方向发展，一是以可重用 IP核为基础的系统级设计，这主要关心的是IP核间的互连性，同时也是SoC设计面临的挑战之一。二是以设计可重用IP核为目的的IP核设计，这主要关心的是IP核的可重用性，同时也是SoC设计面临的又一个挑战。对于第一个挑战，现在通常采用片上总线结构来解决IP核之间的互连性，即核与核之间并非直接相连而是通过片上总线进行互连。典型的互连结构见图1。使用片上总线结构虽然可以解决IP核间的互连问题，但这同时又出现了另外一个问题。由于不同厂商使用不同的总线结构，例如ARM的AMBA总线，MIPS的EC总线，IBM的CoreConnect总线，因此不同厂商IP核之间的互连几乎是不可能的。建立一种通用的片上总线结构是VSIA（Virtual Socket Interface Association）一直努力的目标。

最近，提出一种基于片上网络的互连结构，即IP核之间通过网络结构来实现数据的传输。典型的互连结构见图2。



这种结构虽然可解决通用总线的问题，但建立一个高效的路由算法是非常必要的。

对于第二个挑战，要设计一个可重用的IP核应该具有以下的特征：

● 可读性。这是针对软核和固核来说的，即使用者对IP核的功能和算法有比较详细的了解后，才能正确使用和充分发挥IP核的优点。这就要求IP核的提供商采用一种恰当的方法描述设计，使用户可以方便正确的使用IP核。同时还要采取措施，保护其知识产权不受侵犯。
● 设计的延展性和工艺适应性。IP核是经过精心设计、验证并且优化的，一经定型就要求其具有一定的应用范围，即针对不同的设计应用具有一定的适应性。
● 可测性。IP核必须是经过测试验证的，当用于具体的设计中时，并非一点改变都没有。因此，IP核的功能和性能还应该被使用方测试，不仅能对其进行单独的测试并且能在系统的应用环境中进行测试。
● 端口定义标准化。即IP核的端口要有一个统一的定义。
● 版权保护。
● 交付的数据资料完整，方便芯片的集成过程。
除了以上的挑战之外，伴随着VLSI技术时钟频率超过2.2GHz以及晶体管的特征尺寸缩小到小于0.13μm，对传统的VLSI设计者来说，SoC设计还将面临着下面的一些挑战：
● 由于连接延时的不确定性，在时钟频率为10GHz 集成了上亿晶体管的VLSI(Very Large Scale Integration)芯片上，时钟同步是一个关键问题，必须通过解决时钟抖动和减少摆率的技术来减少时序的混乱，一个全局异步局部同步的时钟策略是绝对必须的。为解决时钟摆率带来的问题，推荐采用网状树组合结构，而且，分布式PLL也变得很有可能。
● 由于高集成度和频率，在将来的生产过程中信号完整性问题将变得更加严重。
● 在将来的生产过程中，过程变量成为影响时序确定性的潜在因素，因为要控制已经减小的特征尺寸是非常困难的。
● 功耗问题仍然是限制SoC设计的因素。