更小的硅通孔面积所带来的成本效益可显著扩大AquiVia工艺在三维封装设备中的低拥有成本经济优势
法国马锡--(美国商业资讯)--Alchimer股份有限公司（Alchimer S.A.）是纳米薄膜沉积技术的领先提供商，其技术用于半导体互连部件和三维硅通孔（TSV）。公司向人们展示，通过缩小互连部件所需的晶片面积，使硅通孔的深宽比从5：1提高到20：1，则芯片制造商的每块300毫米晶圆可节省700多美元的成本。
Alchimer根据现有的移动应用三维处理器芯片堆叠封装（其中包括一个低功率微处理器、NAND内存芯片和65纳米工艺技术级的DRAM芯片），对硅通孔成本和空间占用情况进行建模。这些芯片通过大约1,000个硅通孔进行连接，Alchimer公司计算了深宽比为5：1、10：1和20：1的硅通孔在微处理器晶片上所需的面积。参与比较的几种不同硅通孔的深度相同。缩小硅通孔直径会使深宽比增加。深宽比为5：1时，占12.3%的晶片面积，深宽比为20：1时，仅占0.8%（见表1）。应用标准的成本模型，Alchimer公司发现，按一块晶圆计算，这两种规格之间存在731美元的成本差异。
微电子行业的公司一直努力想要解决与高深宽比结构的制造相关的工艺集成问题，一些公司建议，仍然采用较低深宽比的设计，因为这种设计更适合使用传统的干法工艺。新的研究却提供了令人信服的证据，证明了更高级的通孔结构能够产生持续的经济效益。
能够更高效地利用晶圆空间，表明Alchimer的AquiVia工艺在成本节约方面达到了新的水平。这一湿法沉积工艺能够很方便地在20：1或更高深宽比的通孔中沉积最优质的薄膜，同时，与传统的干法工艺相比，采用AquiVia工艺，硅通孔金属化的总拥有成本最高可降低65%。
在AquiVia工艺支持下，客户已经能够利用现有的镀覆设备实现绝缘层、阻挡层、晶种层的沉积，因此，硅通孔金属化制程完全不必再使用各类干法工艺技术，而且只需最少量的新设备投资。
Alchimer公司首席执行官Steve Lerner说，“通孔的深宽比越高，在宝贵的硅片上占用的面积就越少。我们公布的新数据用数字清楚说明了高深宽比所带来的经济效益。如果使用这些结构，设计者将可以在晶片上加入更多增值电路，或者使用更小的晶片。不管设计者选择哪一种方式，这项更先进的技术都有明显的经济效益优势，尤其当这样一个性能稳健而且价钱不贵的金属化工艺已经面市的时候更是如此。随着行业逐步走出经济衰退的阴影，现在时机已经十分成熟，可以考虑AquiVia技术所实现的更切合实际的资金分配模式。”
Alchimer公司的研究发现，在给定面积内，深宽比扩大3倍，硅通孔数量将可增加8倍。
硅通孔金属化制程中绝缘层、阻挡层和晶种层所使用的AquiVia湿法沉积工艺采用基于表面化学配方和工艺的电接枝（electrografting）纳米技术解决方案，可在20：1及更高深宽比的硅通孔内形成台阶覆盖性和一致性优良的镀覆层，即使是对DRIE/Bosch工艺产生的十分明显的扇形（scalloped）硅通孔腐蚀断面也同样适用。
表1：硅通孔占用的硅片面积随其深宽比的变化情况
（通孔平均分布密度= 16 个硅通孔/mm2；晶片尺寸= 8x8mm）
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硅通孔深宽比 |
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5:1 |
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10:1 |
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20:1 |
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硅通孔尺寸（直径x 深度，μm） |
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40 x 200 |
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20 x 200 |
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10 x 200 |
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保留区域（2.5 x直径，μm） |
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100 |
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50 |
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25 |
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硅通孔在晶片上占用的总面积（mm2） |
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7.9 |
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2.0 |
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0.5 |
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所占面积相对于集成电路面积的比例 |
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12.3% |
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3.1% |
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0.8% |