用LMV112减少基准时钟在手持设备中的相互影响
引言
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除了各个特定IC的功能以外，它们都需要某种基准的时钟信号。在一片有锁相环的射频芯片中，基准时钟要经倍频得到射频频率。在一个数字信号处理或微控制器中，时钟信号用于保证每个计算周期的时序同步，任何其它电路都需要一个时钟信号作为基准。
图 1 无线/便携电子的系统功能分割
图 2 市售晶振模块中使用的典型考必兹晶体振荡器
图 3 在数字 CMOS 芯片内的基准时钟电路
图 4 CMOS 反相器
图 5用 LMV112 减少时钟电路的相互影响
图 1 显示的是便携电子产品对系统时钟的要求。电子产品的硬件部分可以按功能划分为三大类：系统时钟电路、通常由亚微米 CMOS 技术实现的纯数字电路，以及一般用 BiCMOS 混合信号工艺完成的模拟/射频电路。
对于系统时钟电路，它可以是一个独立的模块，或者是 CMOS、BiCMOS 芯片中的内置电路，并外接晶体作为振子。这两种方案各有自己的优缺点。这里要解决的主要问题是：便携电子产品中不同芯片之间时钟信号的相互影响。作为一个系统的基准时钟，该时钟信号应该纯净且准确。换成工程语言，就是要求高频率稳定性、低相位噪声和低时钟信号失真等指标。如图 1 所示，不同芯片与时钟电路之间的负载效应(loading effect)会使原来高度精确的时钟信号劣化。本文采取的措施是加增时钟缓冲放大器(如 LMV112)电路，以降低相互影响，保持晶体振荡器电路原有的性能。
基准时钟的实现
一般来说，便携电子产品中的基准信号有两种产生方式。一种如图 2 所示，采用外接晶体振荡器模块；或者如图 3 所示，在主芯片的基准电路上加电容和并联晶振。
图 2 显示了一种用于市售晶振模块中的典型考必兹晶体振荡器电路。它采用设定为并联工作模式的石英晶体。并联模式的晶体适用于高频段，3MHz~30MHz，因为在这个频率下的电感体积较大，并有低 Q 因数。晶体与负载电容 Ca、Cb和晶体管 Q1共同产生一个在所需频率处振荡的正弦波。晶体管 Q2用作一个缓冲放大器。另外还可以增加变容二极管和温度补偿电路，使之成为一个压控温度补偿晶体振荡器(VCTCXO)，GSM/GPRS 和 CDMA 手机就需要这种晶振。
图 3 显示了另一种基准时钟电路的实例。本电路使用数字 CMOS 芯片中的反相门。还需要外接负载电路 Ca和 Cb，以产生正确的共振频率。一般情况下，晶体制造商会指定产品的频率值。这种方法的优点是廉价和低功耗。但 CMOS 电路限制了它的输出驱动能力。图 4 是一款典型的 CMOS 反相逻辑门。其输出电流为：
其中：为电荷载流子的移动性(电子或正电荷)，COX是单位面积上的栅氧化层电容，VGS-VTH为过驱电压，W/L 为一比值，W、L 分别为漏源通路的宽度和长度。
方程 EQ_1 表示驱动电流的 iDMAX对 、COX技术指标以及器件尺寸 W 和 L 的依赖性，以及漏电势与源 VGS-VTH的关系。一旦为 CMOS 设计选定了工艺方法和供电电压，CMOS IC 设计者就只能通过增加CMOS器件的宽度来提高 iDMAX。这种方法的成本效益很差，因为这会增大芯片面积。
时钟电路之间的有害影响
如前所述，在无线世界中，要由数字电路与模拟/射频两类电路来实现最终用户所需功能，特别是射频电路，有良好的相位噪声、抖动性能的基准时钟信号是所需射频性能的必要条件。由于同一个时钟信号会被分配给不同芯片作基准，不同芯片时钟电路之间的相互影响会降低基准时钟信号的质量。系统工程师必须注意时钟分配电路中的某些问题。
由于时钟电路的共振频率是由晶体和外接电容决定的，因此，晶振上的负载效应可以将共振频率拉至一个不同的值，通常将这种现象叫做牵引效应(pulling effect)或频率牵引。但市售的大多数晶振模块均不提供关于这一性能的指标。
晶振的外接负载可以通过两种不同的机制形成频率漂移。第一种机制与负载电容有关。第二种机制则与所需源电流或驱动电平有关。
负载电容
振荡电路负载电容的差异可能造成频率偏移所需值。从图2、图3中可以看到，晶体所需的负载电容 CLOAD 为：
通常，杂散电容 Cs约为 5pF。负载电容的减小会引起频率上升，而负载电容的增加则造成频率的下降。
外部负载电容造成的频率牵引极限值可由下式估算：
式中，C0是晶体电极和所有的支架或封装电容之和，C1是基本的动态电容。CTotal LOAD 为所需负载电容 CLOAD 与不同芯片所有负载电容之和。从式中可以看出，总负载电容的下降会造成频率的上升，而总负载电容的增加则会使频率减小。
驱动电平
晶体的驱动电平表示使一个石英晶体振荡所需的电能，可以用下式计算：
EQ_4:驱动电平 P=I2*Re
其中，“I”是通过石英晶体的电流，Re是石英晶体的有效电阻。
式中，R1是基本的动态电阻。如果驱动电平超出晶体厂家的规定值，则振荡频率将出现漂移。这是因为过高的能量会使石英晶体产生应力，从而使其温度升高。如果过高能量的驱动电平施加在晶体振荡器上，就会劣化甚至损害其特性。换句话说，基本动态电阻和电容都会漂移，于是谐振频率也会漂移。另一方面，如果电流 I 过小，则晶体根本无法起振。由于晶体的机械特性是固定不变的，因此通过晶体的电流就是其上电压的函数。为了将驱动电平保持在原有规格内，晶体上的峰-峰电压要保持在晶体制造商指定的参数窗口内，这就限制了时钟电路的驱动能力。
用 LMV112 解决上述问题
为了达到正确的谐振频率，在电路设计时应该设置正确的负载电容和晶体驱动电平，以消除频率牵引效应。
这意味着必须为晶振电路的输出端提供一个足够高的输入阻抗，这样，总负载才不至于成为振荡器的负担。另一方面，晶振要有足够低的输出阻抗来驱动后续的芯片组，这样晶振才不会成为后续芯片组的负担。图 5 显示了这种概念，以及采用 LMV112 芯片完成这一功能的情况。
采用 LMV112 的设计实例
LMV112 在低频段(输入阻抗为141K电阻与2pF电容并联)。假定使用一个如图 3 所示的基准时钟，晶体厂商规定该并联模式晶体所需负载电容为 30pF。下面是找到 Ca和 Cb值的方法。
由于杂散电容与 LMV112 的 Cin并联，而隔直电容 Cdc=1000pF，在 10MHz 时是短路的，所以可以认为 Cin与杂散电容并联，忽略隔直电容 Cdc的作用。
则从 EQ_2 可得
如果选择 Ca=Cb=C，则
事实上，系统工程师可以要求晶体制造商按某种负载电容为所需时钟频率制造晶体。在上例的结果中，46pF 不是一个标准的陶瓷电容值。在设计中最好选择标准的电容。
假定设计时Ca和Cb的选择均为 22pF，从 LMV112 数据表上得知LMV112 的输入电容为 2pF，与之并联的杂散电容为 5pF。
可以算出 Ctotal LOAD=22×22/(22+22)+5+2=18pF。这样，系统设计师可以要求晶体厂商制造一种 CLOAD=18pF 的并联模式晶体。
结语
LMV112 是一款单一增益缓冲放大器，适用于无线与便携应用。它可以用于时钟系统电路，为采用晶体的振荡器提供足够的隔离、驱动能力和频率范围。本文讨论了采用 LMV112 及片上晶体振荡器的设计实例。任何系统设计者都可以使用这种方法来开发时钟系统。