Cadence设计系统公司 (NASDAQ: CDNS) 今天宣布面向ARM® Cortex™-A9处理器的多种基于Cadence® Encounter® 数字IC设计平台silicon-ready的RTL to GDSII实现流程目前已经推出。该流程面向ARM Cortex-A9处理器的三种配置：单核、双核Cortex-A9 MPCore™ 多核处理器和四核Cortex-A9 MPCore™ 多核处理器。经证明，可以让ARM Cortex-A9处理器的性能达到800MHz （production-margined 为在最差的PVT条件下），这些参考方法学能够为快速上市节省时间，让客户在新一代设备如智能手机、移动网络设备、消费电子、汽车信息娱乐、网络和其他嵌入式及企业设备等的紧张的功耗约束下设计出高性能的产品。
ARM与Cadence共同开发并测试了这些silicon-ready参考方法学，使用ARM Artisan® 物理IP，面向65纳米工艺。这些参考方法学使用完整的Encounter设计流程，从综合、测试和形式验证，到物理实现和最终签收，包括并行的静态与动态功率降低与有制造意识的、基于规则与模型的良品率优化。
该参考方法学能够实现工程师在进行实际流片时的期待，包括进行silicon-ready设计的必要步骤，例如对芯片上变异性（OCV）的时序分析、时钟不确定性和信号完整性（SI）；功耗降低技术可降低静态与动态功耗；而良品率优化技术如优先的金属填充、multi-cut vias,、绕线扩展和光刻热点预防。
面向Cortex-A9处理器的Cadence参考方法学由ARM与Cadence合作推出，它将会广受业界领先企业的欢迎，他们正在采用这些参考方法学，并且使用Cortex-A9处理器以自动的、完全集成的设计流程进行设计实现。
“作为下一代设备设计的领先企业，NEC电子欧洲分公司对于ARM与Cadence之间继续紧密合作表示赞赏。这些参考方法学对于我们的设计工艺有着不可估量的价值，”NEC电子欧洲分公司设计服务部高级经理Thomas Langfermann说。“包含于silicon-ready流程的强劲验证方法学将会提高可预测性，缩短我们的上市时间。”
“ARM与Cadence合作推出了硅现成的参考方法学，它可以被那些寻找可预测设计流程的工程师团队迅速采用，实现卓越的芯片质量，”Cadence IC数字部总经理兼Power Forward副总裁Chi-Ping Hsu说。“Encounter高级技术与ARM Cortex-A9参考方法学的结合为设计师提供了一个完整的解决方案，解决了低功耗与新工艺节点的复杂性与依赖性需要。”
“ARM继续与Cadence合作，为我们共同的客户提供参考方法学，”ARM处理器部门工程副总裁Peter Middleton说。“我们目前正在与Cadence合作，将该流程拓展，具备新的低功耗管理能力，这已经被记录在ARM也有份参与的业界刊物《低功耗设计实用指南》的新篇章中。”
Cadence将会继续分享Cortex-A9协作的成果，在CDNLive！EMEA 2008等会议中出席研讨会以及提交论文，同时也会在Cadence技术巡展中提供低功耗技术教程和演讲。
关于低功耗设计实用指南
“低功耗设计实用指南——用户的CPF体验”由“功耗前锋倡议”于2008年3月发布，已经被下载了1700多次。这份不断更新的在线指南包含了由“功耗前锋倡议”成员提供的章节，阐述他们对于CPF低功耗设计的经验。该指南已经通过“功耗前锋倡议”的网站向设计者提供，网址为：http://www.powerforward.org.