电子产品面板控制芯片的后端设计
本课题所设计的电子产品面板控制芯片能够自动完成刷新，是一种带键盘扫描接口的LED驱动控制专用电路。内部集成有MCU输入输出控制数字接口、数据锁存器、LED驱动、键盘扫描、辉度调节等电路，因此它可以减少编程量以及CPU使用率。自带的灰度调节提高动态LED数码管的显示效果。主要应用于各种音视频终端产品，具有广泛的应用前景。因此根据实际需要，研究自主的、具有价格竞争优势、可靠性高、性能好同时拥有自主知识产权的电子产品面板控制芯片具有实际意义。
1 版图设计流程
电子产品面板控制芯片采用华虹NEC0．35μmCZ6H 1P3AL工艺进行设计，设计的目标在满足功能的前提下，尽量减少芯片面积降低成本。在前端综合生成网表之后，接下来的任务就是把网表转变成版图。本项目的设计要求：工作频率12 MHz，芯片尺寸(包括Pad)要尽可能小、功耗不超过3 mW，根据项目要求选择ASIC设计常用的后端布局布线工具SOC Encounter进行版图设计。由于该芯片驱动数字电视机顶盒中的LED需要80 mA灌电流，而CZ6H工艺中提供的标准IO PAD达不到要求，需要自行设计。另外要求芯片的工作时钟由内部产生，因此需要自行设计50 MHz的振荡器，经过4分频作为工作频率。将这两个自行设计模块采用Cadence公司Abstract Generator工具转变成硬宏单元后开始进行版图设计。基于SoC Encounter的电子产品面板控制芯片设计流程，如图1所示。
2 版图设计
根据版图设计流程对电子产品面板控制芯片进行版图设计，并针对设计中出现的问题提出具体解决办法。
2．1 设计输入
设计输入是版图设计前的准备工作，需要输入下列4种文件：由前端综合生成的网表文件、时序约束文件、硬宏单元相关文件和由芯片制造厂家提供华虹NEC 0．35 μm CZ6H 1P3AL工艺库相关文件。
工艺库中含有工艺数据、自动布局布线用的库单元物理信息及其时序信息(定义了标准单元和输入输出单元的时延信息用于静态时序分析)等。标准单元工艺库由华虹NEC提供，但对于所提供的CZ6H_IO_3AL．lef文件，电源VDD PAD(HQIV
另外利用版图设计工具Virtuoso Layout Editor画的振荡器和大驱动电流IO PAD版图，需要采用Abstract Generator工具将版图转变成SoC Encounter所需的LEF文件和时序信息文件。但对于振荡器会出现电源／地无法与Core中的电源网络相连，因此需要手动修改lef文件：在PIN VDD的定义中加入一行Use Power，在PIN GND的定义中加入一行Use Ground即可实现连接。
由DC综合工具生成网表用的SoC Encounter工具进行版图设计时，需在该网表中加入电源／地PAD单元和为不同侧PAD电源环提供电源网络连接的PADComer单元等。另外，在 DC综合后将导出1个时间约束文件，该文件用于SoC Encounter 工具约束布局布线阶段的时序信息。
2．2 平面规划
平面规划是对电子产品面板控制芯片的结构做出整体规划，包括定义Core面积、设置Row结构、摆放端口Pad位置、在Core中放置振荡器和设计电源网络等。
本设计为PAD限制，而且对芯片封装时引脚的排列顺序是固定，另外自行设计具有80 mA灌电流的I／O PAD和标准I／O PAD宽度不同，因此要对PAD的摆放进行认真研究，以达到芯片的面积最小。本设计采用编写I／O分配文件，提供偏移量(Offset)直接指定所有 I／O PAD的精确位置，实现PAD间以及Comers与邻近PAD间都是紧密相连，中间不插入任何PAD Filler单元，从而达到芯片面积最小。
在以往的电源网络设计中，由于没有合适的方法，通常是根据经验进行，而且对电源网络的分析和验证，通常放在版图设计完成之后，这样带来的问题是假如电源网络设计不能满足要求，就会导致版图设计的不断反复，延长芯片的设计周期，推迟芯片上市时间。因此，本芯片电源网络设计采用刚开始时在不考虑电路的时序收敛等条件下快速的完成版图设计流程，进行功耗分析得到芯片Core功耗为2．873 4 mW，然后根据芯片Core功耗来设计电源网络。由于本设计为PAD限制，经计算并留出较大的余量将电源环的宽度设为15 μm，中间放置一条宽度为10 μm水平电源条。
将振荡器移到Core内部将其位置固定并给它加电源环后，在进行电源网络连接时会出现如图2所示打上“×”的错误标记，对这种问题的解决办法是执行addHaloToBlock命令，用Ruler去测量振荡器到4边的外围的距离进行设置即可解决该问题。
2．3 布局
布局就是放置电子产品面板控制芯片中各个标准单元位置的过程，在布局期间要求优化一个特定的目标函数，这个目标函数通常包括时序、连线长度、拥塞等。本设计采用时序驱动布局将关键路径上的单元放得很近，以缩短连线长度来减小关键路径时延。但为了减少拥塞度，要把连线均匀地分布在版图上，以避免局部拥塞的现象，因此对布局时的最大密度设置为50％。通过对时序分析和阻塞分析，可知这种做法既达到时序收敛，又不会出现拥塞，布局效果良好。